比较器及逐次逼近型模数转换器的制作方法

本发明涉及电子电路技术领域，具体涉及一种比较器及逐次逼近型模数转换器。

背景技术：

逐次逼近型模数转换器(saradc)是具有中等转换速度精度和中等转换速度的模数转换器。saradc采用cmos工艺实现，不仅功耗低、占用的芯片面积小，而且易于实现多路转换。总体而言，saradc在精度、速度、功耗和成本方面具有综合优势，因此被广泛应用与工业控制、医疗仪器以及微处理器等领域。

在saradc中，比较器是必不可少的器件，主要作用是将一个模拟信号同另一个模拟信号或者参考信号进行比较，并根据比较结果输出一个二进制数。随着工艺的演进，器件本身增益以及电源电压越来越低，这些都增加了比较器的设计难度。因此，在比较器结构上有所突破，对于整个saradc有着很重要的意义。

通常情况下，比较器在一个时钟周期内通常要完成多次的比较，留给比较器每次比较时间很短。同时，saradc需要分辨很小的输入电压，使得比较器需要较高的增益。另外，由于saradc的电路结构可以实现低功耗，使得比较器也要实现低功耗。因此，需要设计一个高速、高增益、低功耗的比较器，以满足saradc的上述要求。

然而，现有saradc中，比较器的运算速度难以满足用户的需求。

技术实现要素：

本发明解决的技术问题是如何进一步提高saradc中比较器的运算速度。

为解决上述技术问题，本发明实施例提供一种比较器，所述比较器包括：前置运放电路、共模前馈电路及锁存器电路，其中：

所述前置运放电路与第一时钟信号输入端及待比较信号输入端连接，适于在所述第一时钟信号输入端输入的时钟信号的控制下，对所述待比较信号输入端输入的信号进行放大，并输入至所述共模前馈电路的输入端；所述共模前馈电路与所述前置运放电路及所述锁存器电路耦接，适于在所述前置运放电路输出的信号的控制下，产生相应的共模信号并输入至所述锁存器电路中cmos反相器的信号输出端；所述锁存器电路，与所述共模前馈电路耦接，适于对所述共模前馈电路输入的共模信号进行比较，并根据比较结果输出相应的数字信号。

可选地，所述锁存器电路包括：第一cmos反相器、第二cmos反相器，第一pmos管及第二pmos管，其中：

所述第一cmos反相器的信号输入端与所述第二cmos反相器的信号输出端连接，信号输出端与所述第二cmos反相器的信号输入端连接；所述第一cmos反相器的电压输入端经所述第一pmos管与电源电压输入端连接，电压输出端接地；所述第二cmos反相器的电压输入端经所述第二pmos管与所述电源电压输入端连接，电压输出端接地。

可选地，所述共模前馈电路包括：第三pmos管、第四pmos管、第一nmos管及第二nmos管，其中：

所述第三pmos管的源极与所述电源电压输入端连接，栅极与所述第一nmos管的栅极连接，漏极与所述第一nmos管的漏极及所述第一cmos反相器的信号输入端连接；所述第四pmos管的源极与所述电源电压输入端连接，栅极与所述第二nmos管的栅极连接，漏极与所述第二nmos管的漏极及所述第二cmos反相器的信号输入端连接；所述第一nmos管及第二nmos管的栅极分别与所述前置运放电路的输出端连接，源极接地。

可选地，所述比较器还包括：复位电路，与第二时钟信号输入端及所述锁存器电路连接，适于在所述第二时钟信号输入端输入的时钟信号的控制下，对所述锁存器电路进行复位操作，所述第二时钟信号输入端输入的时钟信号与所述第一时钟信号输入端输入的时钟信号相反。

可选地，所述复位电路包括：第三noms管及第四nmos管，其中：

所述第三noms管及第四nmos管的栅极分别与所述第二时钟信号输入端连接，漏极与所述锁存器电路中cmos反相器的电压输入端连接，源极接地。

可选地，所述复位电路还包括：第五noms管及第六nmos管，其中：

所述第五noms管及第六nmos管的栅极分别与所述第二时钟信号输入端连接，漏极与所述锁存器电路中cmos反相器的信号输出端连接，源极接地。

本发明实施例还提供了一种逐次逼近型模数转换器，所述逐次逼近型模数转换器上述任一种比较器。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

通过设置共模前馈电路，将共模前馈电路与所述前置运放电路及所述锁存器电路耦接，在所述前置运放电路输出的信号的控制下，共模前馈电路可以产生相应的共模信号并输入至所述锁存器电路中cmos反相器的输出端，由此可以使得cmos反相器中的nmos管快速导通，提高锁存器电路的运算速度，从而使得比较器的运算速度提高。

进一步地，在锁存器电路中，通过将第一cmos反相器及第二cmos反相器的电压输出端接地，可以消除第一cmos反相器及第二cmos反相器中nmos管的源极负反馈电阻，进一步提高锁存器电路的运算速度，同时降低电源电压的影响，从而使得比较器的运算速度进一步提高，并且，在低电压电压下，所述比较器也可以保持高速高增益。

进一步地，通过设置复位电路，可以避免锁存器电路在非工作状态时，产生静态功耗，进一步降低比较器的功耗。

附图说明

图1是现有技术中一种比较器的电路结构示意图；

图2是本发明实施例中一种比较器的结构示意图；

图3a是现有技术中比较器在电源电压为1.08v时输入输出的时序图；

图3b是本发明实施例中比较器在电源电压为1.08v时输入输出时序图；

图4a是现有技术中比较器在电源电压为0.95v时输入输出时序图；

图4b是本发明实施例中比较器在电源电压为0.95v时输入输出时序图；

图5a是现有技术中比较器在电源电压为0.8v时输入输出时序图；

图5b是本发明实施例中比较器在电源电压为0.8v时输入输出时序图。

具体实施方式

图1为现有的saradc中比较器的电路结构图。如图1所示，所述比较器可以包括第一前置运放电路11，第二前置运放电路121及122，第三前置运放电路131及132，以及锁存器电路14。其中，所述第一前置运放电路11，第二前置运放电路121及122，以及第三前置运放电路131及132分别适于对输入的信号进行逐级放大，最终由锁存器电路14将输入的信号进行比较，并根据比较结果输出相应的数字信号。

具体地，所述第二前置运放电路121包括串联连接的pmos管p1及nmos管p2，所述第三前置运放电路131包括pmos管p3及pmos管p4，所述锁存器电路14包括：第一cmos反相器141、第二cmos反相器142、nmos管p5及nmos管p6。其中，p1、p3及p4的源极与电源电压vdd连接；p1及p2的漏极与p3、p4及p5的栅极连接；p3的漏极与第一cmos反相器141的信号输出端outn连接；第一cmos反相器141的信号输入端与第二cmos反相器142的信号输出端outp连接；第一cmos反相器141及第二cmos反相器142的电压输入端与电源电压vdd连接，电压输出端分别经p5及p6接地。

需要说明的是，第二前置运放电路121及122以及第三前置运放电路131及132均为对称电路，关于第二前置运放电路122及第三前置运放电路132在比较器中的电路结构及连接关系可以参照上述对第二前置运放电路121及第三前置运放电路131的描述进行实施，此处不再赘述。

所述第一前置运放电路11在时钟信号latch的控制下，对输入信号vip及vin进行放大，对应得到放大后的信号x1p及x1n。信号x1p及x1n再分别由第二前置运放电路121及122进行放大，分别得到信号x2n及x2p。信号x2n及x2p再分别经第二前置运放电路131及132的放大后，输入至锁 存器电路14中，由锁存器电路14对输入的信号进行比较，并根据比较结果输出相应的数字信号。

在上述比较器中，由于第一前置运放电路11、第二前置运放电路121及122以及第三前置运放电路131及132均是在时钟信号latch的控制下进行工作，因此可以避免消耗静态电流，也就不会产生静态功耗，使得所述比较器的整体功耗降低，并且可以满足用于对比较器的增益的要求。

然而，在上述比较器中，锁存器电路14在工作时，p5或p6处于导通状态。也就是说，锁存器电路14在工作时，会存在导通阻抗。导通阻抗的存在，会相应弱化了第一cmos反相器141或第二cmos反相器142的有效低频跨导(gm)值，导致第一cmos反相器141及第二cmos反相器142的运算速度降低，最终导致比较器的运算速度降低。尤其在电源电压较低时，导通阻抗越大，第一cmos反相器141及第二cmos反相器142的运算速度下降越明显，比较器的运算速度难以满足用户要求。

针对上述问题，本发明实施例提供了一种比较器，所述比较器中设置有共模前馈电路，并且共模前馈电路与所述前置运放电路及所述锁存器电路耦接，在所述前置运放电路输出的信号的控制下，共模前馈电路可以产生相应的共模信号并输入至所述锁存器电路中cmos反相器的输出端，由此可以使得cmos反相器中的nmos管快速导通，提高锁存器电路的运算速度，从而使得比较器的运算速度提高。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。

如图2所示，本发明实施例提供了一种比较器，所述比较器可以包括：前置运放电路21，共模前馈电路221及222，以及锁存器电路23。其中：

所述前置运放电路21与第一时钟信号输入端及待比较信号输入端连接，适于在所述第一时钟信号输入端输入的时钟信号的控制下，对所述待比较信号输入端输入的信号进行放大，并输入至所述共模前馈电路的输入端；

所述共模前馈电路221及222分别与所述前置运放电路21及所述锁存器电路23耦接，适于在所述前置运放电路21输出的信号的控制下，产生相应 的共模信号并输入至所述锁存器电路23中cmos反相器的信号输出端；

所述锁存器电路23，分别与所述共模前馈电路221及222耦接，适于对所述共模前馈电路221及222输入的共模信号进行比较，并根据比较结果输出相应的数字信号。

在具体实施中，所述前置运放电路21，共模前馈电路221及222，以及锁存器电路23可以存在多种电路结构，具体不受限制。无论具体电路结构如何，均不构成对本发明的限制，且均在本发明的保护范围之内。

在本发明的一实施例中，所述锁存器电路23可以包括：第一cmos反相器231、第二cmos反相器232，第一pmos管m1及第二pmos管m2。其中：

所述第一cmos反相器231的信号输入端与所述第二cmos反相器232的信号输出端outn连接，信号输出端outp与所述第二cmos反相器232的信号输入端连接；所述第一cmos反相器231的电压输入端经所述第一pmos管m1与电源电压输入端连接，电压输出端接地；所述第二cmos反相器232的电压输入端经所述第二pmos管m2与所述电源电压输入端连接，电压输出端接地。

在本发明的一实施例中，所述共模前馈电路221可以包括：第三pmos管m3及第一nmos管m4，所述共模前馈电路包括222可以包括：第四pmos管m5及第二nmos管m6。其中：

所述第三pmos管m3的源极与所述电源电压输入端连接，栅极与所述第一nmos管m4的栅极连接，漏极与所述第一nmos管m4的漏极及所述第一cmos反相器231的信号输入端连接；

所述第四pmos管m5的源极与所述电源电压输入端连接，栅极与所述第二nmos管m2的栅极连接，漏极与所述第二nmos管m2的漏极及所述第二cmos反相器232的信号输入端连接；

所述第一nmos管m4及第二nmos管m2的栅极分别与所述前置运放电路21的输出端连接，源极接地。

需要说明的是，在本发明的实施例中，所述共模前馈电路221及222不仅可以为锁存器电路23提供共模信号，还可以对前置放大电路21输出的信号进行放大。也就是说，所述共模前馈电路221及222还具有放大的作用，因此可以进一步提高比较器的增益。

在本发明的一实施例中，所述前置运放电路21可以包括：第五pmos管m7、第六pmos管m8、第七nmos管m9、第八nmos管m10及第九nmos管m11。其中：

第五pmos管m7的栅极与第六pmos管m8的栅极均与第一时钟信号输入端相连。第五pmos管m7与第六pmos管m8的漏极均与电源电压输入端连接。第五pmos管m7的源极与第七nmos管m9的漏极连接，第六pmos管m8的源极与第八nmos管m10的漏极连接。第七nmos管m9及第八nmos管m10的栅极与待比较信号输入端连接，第七nmos管m9及第八nmos管m10的源极均与第九nmos管m11的漏极连接。第九nmos管m11的栅极与第一时钟信号输入端相连，源极接地。

需要说明的是，在本发明的实施例中，所述电源电压输入端适于提供电源电压vdd，所述第一时钟信号输入端适于提供第一时钟信号latch，所述待比较信号输入端适于提供输入待比较信号vip及vin。

下面以所述第一cmos反相器231及第二cmos反相器232均包括串联连接的一pmos管及一nmos管为例，对上述实施例中所给出的比较器的工作原理进行详细说明：

当第一时钟信号latch为低电平时，第五pmos管m7导通，第五nmos管m11关断，前置运放电路21内没有电流，第一pmos管m1关断，其它之路上也没有电流，此时比较器没有静态功耗，使得所述比较器的整体功耗降低。

当第一时钟信号latch为高电平时，第七nmos管m9及第八nmos管m10将分别将待比较信号vip及vin进行放大，对应得到放大后的信号x2p及x2n。其中，x1n为输入信号vip的差分信号，x1p为输入信号vin的差分信号。信号x1n及x1p分别经共模前馈电路221及222的处理，对应获 得共模信号x2p及x2n后，将共模信号x2p及x2n输入至锁存器电路23进行比较。

由于在锁存器电路23中，主要靠各cmos反相器中的noms管工作，即靠第十nmos管m12及第十一nmos管m13工作，当第三pmos管m3及第四pmos管m5分别向第五nmos管m12及第六nmos管m13输入共模信号时，可以使得第十nmos管m12及第十一nmos管m13快速导通，而无须等待由第一pmos管m1及第二pmos管m2流经的电流，因此可以提高锁存器电路23的工作速度。

当比较结果出来后，第一cmos反相器的信号输出端outp及第二cmos反相器的信号输出端outn中，一个输出高电平，一个输出低电平，此时第一cmos反相器中的第七pmos管m14或第二cmos反相器中的第八pmos管m15关断比较器的主通路，比较过程完成。比如，当outp输出高电平、outn输出低电平时，由第七pmos管m14断比较器的主通路，反之，则由第八pmos管m15关断比较器的主通路。

在上述比较器的电路结构中，当第一时钟信号latch为高电平时，即锁存器电路23处于工作状态时，主要由第三pmos管m3、第五nmos管m12及第六nmos管m13工作，因此，即便在低电压下，上述比较器也可以提供较高的运算速度。

在具体实施中，所述比较器还可以包括：复位电路。所述复位电路与第二时钟信号输入端及所述锁存器电路23连接，适于在所述第二时钟信号输入端输入的时钟信号latchb的控制下，对所述锁存器电路23进行复位操作，所述第二时钟信号输入端输入的时钟信号latchb与所述第一时钟信号输入端输入的时钟信号latch相反。

在本发明的一实施例中，所述复位电路包括：第三noms管m16及第四nmos管m17，其中：所述第三noms管m16的栅极与所述第二时钟信号输入端连接，漏极与所述锁存器电路23中第一cmos反相器231的电压输入端连接，源极接地。所述第四nmos管m17的栅极与所述第二时钟信号输入端连接，漏极与所述锁存器电路23中第一cmos反相器232的电压输入端连 接，源极接地。

在本发明的另一实施例中，为了进一步强化复位效果，所述复位电路除第三noms管m16及第四nmos管m17外，还包括第五noms管m18及第六nmos管m19，其中：所述第五noms管m18的栅极与所述第二时钟信号输入端连接，漏极与所述锁存器电路中第一cmos反相器231的信号输出端连接，源极接地。所述第六nmos管m19的栅极所述第二时钟信号输入端连接，漏极与所述锁存器电路中第二cmos反相器232的信号输出端连接，源极接地。

第一时钟信号latch为低电平时，第五pmos管m7导通，信号x1n及x1p为均高电平，第一nmos管m4导通，第一cmos反相器231的信号输出端outp及第二cmos反相器232的信号输出端outn均为低电平。此时，latchb为高电平，m16～m19导通，信号x2p及x2n均为低电平，由此可以使得比较器在信号x2p及x2n的输出端电压相同，保证不会有上次比较的结果残留，即比较器处于reset状态。

为了使本领域技术人员更加直观地了解本发明实施例中所述比较器的技术效果，分别将现有技术中比较器的运算速度，与本发明实施例中比较器的运算速度进行了对比。下面对具体比较过程及比较结果进行详细描述：

以输入信号为0.2mv的差分信号为例，电源电压vdd等于1.08v，第一时钟信号latch为高电平(即大于等于0.5v)时，现有技术中的比较器及本发明实施例中比较器比较结果的输出延时情况，可参照图3a及图3b。从图3a中可以看出，现有技术中的比较器在第一时钟信号latch为高电平时，比较结果输出的延时时间△t1≈754ps。从图3b中可以看出，本发明实施例中比较器在第一时钟信号latch为高电平时，比较结果输出的延时时间△t2≈240ps。相对于现有技术中的比较器，在电源电压vdd等于1.08v时，本发明实施例中比较器的运算速度提高超过2倍。

电源电压vdd等于0.95v，第一时钟信号latch为高电平(即大于等于0.5v)时，现有技术中的比较器及本发明实施例中比较器比较结果的输出延时情况，可参照图4a及图4b。从图4a中可以看出，现有技术中的比较器在 第一时钟信号latch为高电平时，比较结果输出的延时时间△t3≈4.33ns。从图4b中可以看出，本发明实施例中比较器在第一时钟信号latch为高电平时，比较结果输出的延时时间△t4≈412ps。将图4a与图4b对比可知，在电源电压vdd等于0.95v时，现有技术中的比较器比较结果的输出延时时间较长，也就是比较器的运算速度较慢，不适合在高速环境下应用。

电源电压vdd等于0.8v，第一时钟信号latch为高电平(即大于等于0.5v)时，现有技术中的比较器及本发明实施例中比较器比较结果的输出延时情况，可参照图5a及图5b。从图5a中可以看出，现有技术中的比较器在第一时钟信号latch为高电平时，比较结果输出的延时时间△t5≈77.4ns。从图5b中可以看出，本发明实施例中比较器在第一时钟信号latch为高电平时，比较结果输出的延时时间△t6≈1.13ns。将图5a与图5b对比可知，在电源电压vdd等于0.8v时，现有技术中的比较器比较结果的输出延时时间较长，也就是比较器的运算速度较慢，不适合在高速环境下应用。

从图3a、图4a及图5a可以看出，随着电源电压vdd的降低，现有技术中比较器比较结果的输出延时时间越来越长，也就是说，现有技术中比较器的运算速度受电源电压影响较大，并且不适合在高速环境下应用。

从图3b、图4b及图5b中可以看出，随着电源电压vdd的降低，本发明实施例中比较器比较结果的输出延时时间远远小于现有技术中比较器比较结果的输出延时时间，也就是说，相对于现有技术中比较器的运算速度，本发明实施例中比较器的运算速度受电源电压影响较小，并且更适合在高速环境下应用。

本发明实施例还提供了一种逐次逼近型模数转换器，所述逐次逼近型模数转换器包括上述实施例中的比较器。

在具体实施中，除比较器外，所述逐次逼近型模数转换器还包括：与比较器的输出端连接的控制器，以及与控制器的输出端连接的数/模转换电路，以及为数/模转换电路提供参考信号的参考电路。比较器的比较结果输入至控制器，由控制器根据比较结果产生相应的数字信号并输入至数/模转换电路。接着，数/模转换电路根据参考电路输出的参考信号，对控制器输出的信号进 行数模转换，并将转换结果输入至比较器的输入端，重复执行上述控制过程，直至数/模转换电路的转换结果与输入至比较器的信号的电压接近。

需要说明的是，在具体实施中，所述逐次逼近型模数转换器的电路结构不限于上述实施例中所给出的电路结构，只要所述逐次逼近型模数转换器中包括上述实施例中所给出的比较器即可。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。