高解析度时间至数位转换器及其方法与流程

本发明大体而言涉及一时间至数字转换器。

背景技术：

本技术领域技术人员能够了解本公开内容中微电子领域的用语与基本概念，所述用语与基本概念像是电压、信号、逻辑信号、时钟、相位、周期、跳变点(trip point)、电阻、电容、晶体管、MOS(金氧半导体)、PMOS(P通道金氧半导体)、NMOS(N通道金氧半导体)、源极、栅极、漏极、整流器(rectifier)、半波整流器(half-wave rectifier)、全波整流器(full-wave rectifier)、以及模拟至数字转换器。诸如此类的用语与基本概念对本领域技术人员而言是显而易知的，因此相关细节在此将不予赘述。

于本公开中，一逻辑信号是指一种具有二种状态的信号，所述二种状态分别是「高」与「低」，也可说是「1」与「0」。为了说明简洁，当一逻辑信号处于所述「高」(「低」)状态，我们可简称此逻辑信号为「高」(「低」)，或者简称此逻辑信号为「1」(「0」)。同样地，为了说明简洁，我们偶尔会省略引号，并简称该逻辑信号为高(低)，或简称此逻辑信号为1(0)，同时可以了解上述说明方式用于上下文脉络中以说明该逻辑信号的一电平状态。

当一逻辑信号为高，其被称为确立(asserted)；当一逻辑信号为低，其被称为停止确立(de-asserted)。

一时钟信号是一周期性的逻辑信号而具有一周期。为了说明简洁，此后的说明中，「时钟信号」会被简称为「时钟」。

一时间至数字转换器接收一第一时钟与一第二时钟并输出一数字码来代表该第一与第二时钟间的一时序差异(timing difference)。时间至数字转换器属于本领域的现有技艺，其细节在此不予赘述。

一自我校准多相位时钟电路(self-calibrating multi-phase clock circuit)公开于一申请中的案件名为「自我校准之多相位时脉电路及其方法」，其使用一时间至数字转换器来对一多相位时钟执行校准作业。通常而言，校准作业无法非常精确，除非该时间至数字转换器具有高解析度(high resolution)；此外，若该多相位时钟具有一高频率，该时间至数字转换器需能解析(resolve)一高频时钟的时序，然而设计一个具有高解析度且能够解析高频时钟的时序的时间至数字转换器是非常困难的，举例而言，以高达1ps(兆分之一秒)的解析度来解析一多相位时钟(频率为25GHz)的时序是相当困难的事。

本领域所需要的是一个具有高解析度且能够解析高频时钟的时序的时间至数字转换器。

技术实现要素：

依据一示范性的实施例，本发明的一面向(aspect)在于使用一整流器以转换一时钟信号的一时序偏移并产生一整流信号、滤波该整流信号以产生一滤波信号、以及转换该滤波信号以产生一数字码来代表该时序偏移。

依据一示范性的实施例，本发明的一面向在于使用一传输闸做为一整流器，藉此转换一时钟信号的一时序偏移并产生一整流信号、滤波该整流信号以产生一滤波信号、以及转换该滤波信号以产生一数字码来代表该时序偏移。

于一示范性的实施例中，本发明的一电路包含：一整流器，用来接收一第一时钟信号与一第二时钟信号并输出一整流信号，其中该第二时钟信号与该第一时钟信号的差异在于一时序偏移；一低通滤波器，用来接收该整流信号并输出一滤波信号；以及一模拟至数字转换器，用来将该滤波信号转换成一数字信号。于一示范性的实施例中，该整流器包含一第一半波整流器，该第一半波整流器包含：一第一类型的传输闸，用来依据该第二时钟信号传递该第一时钟信号至该整流信号的一第一端。于一示范性的实施例中，该第一类型的传输闸包含：一第一类型的MOS(金氧半导体)晶体管，其中该第一类型的MOS晶体管的一源极、一栅极与一漏极分别耦接至该第一时钟信号、该第二时钟信号以及该整流信号的该第一端。于一示范性的实施例中，该第一类型的传输闸进一步包含：一第二类型的MOS晶体管，其中该第二类型的MOS晶体管的一源极、一栅极与一漏极分别耦接至该第二时钟信号、该第二时钟信号以及该整流信号的该第一端。于一示范性的实施例中，该第一半波整流器进一步包含：一第二类型的传输闸，用来依据该第一时钟信号传递该第二时钟信号至该整流信号的一第二端。于一示范性的实施例中，该第二类型的传输闸包含：一第二类型的MOS晶体管，其中该第二类型的MOS晶体管的一源极、一栅极与一漏极分别耦接至该第二时钟信号、该第一时钟信号以及该整流信号的该第二端。于一示范性的实施例中，该第二类型的传输闸进一步包含：一第一类型的MOS晶体管，其中该第一类型的MOS晶体管的一源极、一栅极与一漏极分别耦接至该第一时钟信号、该第一时钟信号以及该整流信号的该第二端。于一示范性的实施例中，该整流器进一步包含一第二半波整流器，该第二半波整流器与该第一半波整流器的差异在于该第一时钟信号与该第二时钟信号的角色互换。于一示范性的实施例中，该低通滤波器包含一分流电容。于一示范性的实施例中，该低通滤波器进一步包含一串联电阻。

于一示范性的实施例中，本发明的一方法包含：接收一第一时钟信号与一第二时钟信号，其中该第二时钟信号与该第一时钟信号的差异在于一时序偏移；使用一整流器整流该第一时钟信号与该第二时钟信号之间的一差异以产生一整流信号；使用一低通滤波器滤波该整流信号以产生一滤波信号；以及使用一模拟至数字转换器转换该滤波信号以产生一数字信号。于一示范性的实施例中，该整流器包含一第一半波整流器，该第一半波整流器包含：一第一类型的传输闸，用来依据该第二时钟信号传递该第一时钟信号至该整流信号的一第一端。于一示范性的实施例中，该第一类型的传输闸包含：一第一类型的MOS(金氧半导体)晶体管，其中该第一类型的MOS晶体管的一源极、一栅极与一漏极分别耦接至该第一时钟信号、该第二时钟信号以及该整流信号的该第一端。于一示范性的实施例中，该第一类型的传输闸进一步包含：一第二类型的MOS晶体管，其中该第二类型的MOS晶体管的一源极、一栅极与一漏极分别耦接至该第二时钟信号、该第二时钟信号以及该整流信号的该第一端。于一示范性的实施例中，该第一半波整流器进一步包含：一第二类型的传输闸，用来依据该第一时钟信号传递该第二时钟信号至该整流信号的一第二端。于一示范性的实施例中，该第二类型的传输闸包含：一第二类型的MOS晶体管，其中该第二类型的MOS晶体管的一源极、一栅极与一漏极分别耦接至该第二时钟信号、该第一时钟信号以及该整流信号的该第二端。于一示范性的实施例中，该第二类型的传输闸进一步包含：一第一类型的MOS晶体管，其中该第一类型的MOS晶体管的一源极、一栅极与一漏极分别耦接至该第一时钟信号、该第一时钟信号以及该整流信号的该第二端。于一示范性的实施例中，该整流器进一步包含一第二半波整流器，该第二半波整流器与该第一半波整流器的差异在于该第一时钟信号与该第二时钟信号的角色互换。于一示范性的实施例中，该低通滤波器包含一分流电容。于一示范性的实施例中，该低通滤波器进一步包含一串联电阻。

附图说明

〔图1A〕依据一示范性的实施例显示一时间至数字转换器的一功能方块图。

〔图1B〕显示图1A的时间至数字转换器的一示范性的时序图。

〔图2A〕依据一示范性的实施例显示一整流器的一示意图。

〔图2B〕依据一示范性的实施例显示一P类型传输闸的一示意图。

〔图2C〕依据一示范性的实施例显示一N类型传输闸的一示意图。

〔图3〕依据一示范性的实施例显示一低通滤波器的一示意图。

〔图4〕显示图3的低通滤波器的滤波信号的波形的一模拟结果。

附图标记说明：

100 时间至数字转换器(TDC)

110 整流器

120 模拟至数字转换器(ADC)

130 低通滤波器(LPF)

CKA 第一时钟信号

CKB 第二时钟信号

X 整流信号

V 滤波信号

DK 数字信号

151、153、155 正脉冲

152、154、156 负脉冲

161、163、165 正脉冲(奇数脉冲)

162、164、166 正脉冲(耦数脉冲)

T_CK 周期

T_OS 时序偏移

V_H 高电压

V_L 低电压

DAB CKA与CKB之间的差异

200 整流器

210 第一半波整流器

220 第二半波整流器

210P 第一P型传输闸

210N 第一N型传输闸

220P 第二P型传输闸

220N 第二N型传输闸

X₊ 整流信号X的第一端

X_－ 整流信号X的第二端

I 输入端

O 输出端

C 控制端

231 PMOS晶体管

232 NMOS晶体管

241 NMOS晶体管

242 PMOS晶体管

R1 第一串联电阻

R2 第二串联电阻

C1 第一分流电容

C2 第二分流电容

V₊、V_－ 滤波信号V的一端

具体实施方式

本发明主张美国专利申请案(申请案号：14/854,495；申请日：2015/9/15)的优先权，该申请案的所有内容均被本发明援引以做为参考。

本发明相关于一时间至数字转换器。尽管本说明书提及数个本发明的实施范例，其涉及本发明实施时的较佳模式，然而本发明可通过许多方式来实现，亦即本发明并不受限于后述的特定实施范例或特定方式，其中该特定实施范例或方式载有被实施的技术特征。此外，已知的细节不会被显示或说明，藉此避免妨碍本发明的特征的呈现。

本公开的呈现是从一工程观点出发，其中若一第一量值(first quantity)与一第二量值(second quantity)之间的差异小于一给定容忍范围，该第一量值可以说是「等于(equal to)」该第二量值。举例而言，若该给定容忍范围为0.5mv或其它适当的设计值，则100.2mV可以说是等于100mV。换言之，当陈述「A等于B」时，该陈述意味着「A与B之间没有实质差异」，其类似实际工程考量下所做的衡量。

图1A依据一示范性的实施例显示一TDC(时间至数字转换器(time-to-digital converter))100的一功能方块图。该TDC 100包含：一整流器110，用来接收一第一时钟信号CKA与一第二时钟信号CKB并输出一整流信号X；一LPF(低通滤波器(low-pass filter))130，用来接收该整流信号X并输出一滤波信号V；以及一ADC(模拟至数字转换器(analog-to-digital converter))120，用来将该滤波信号V转换成一数字信号DK。为了说明简洁，此后该第一时钟信号CKA将被简称为CKA、该第二时钟信号CKB将被简称为CKB、该整流信号X将被简称为X、该滤波信号V将被简称为V、以及该数字信号DK将被简称为DK。除了一时序偏移(timing offset)外，CKA与CKB在此为相同时钟(换言之，CKA与CKB的差异在于该时序偏移)。令CKA的周期为T_CK，令该时序偏移为T_OS，所述TDC 100的功能之一在于解析该时序偏移T_OS并以DK来表示它。所述整流器110偕同该LPF 130将该时序偏移T_OS转换为V，从而V有效地代表T_OS。所述ADC 120接下来将V转换为DK，使得DK有效地代表T_OS，从而实现了时间至数字转换的功能。即便CKA与CKB可能为高频信号，该时序偏移T_OS几乎是一固定的偏移，因此，V会是一个缓慢改变的信号，而能够有效地被ADC 120以高解析度的方式来处理。据上所述，只要该整流器110与该LPF 130能够适当地将该时序偏移T_OS转换为V，T_OS便能以高解析度的方式而被解析。

图1B显示一示范性的时序图，用来阐明一示范性的实施例的原理。如图所示，CKA是周期为T_CK的一时钟，CKB与CKA的差异在于该时序偏移T_OS，此处的V_H与V_L分别是该时钟(CKA或CKB)为高与低时的电压电平，DAB是CKA与CKB之间的一差异，亦即DAB＝CKA-CKB，由于CKA与CKB之间的时序偏移，DAB本质上为脉冲性的(impulsive in nature)且包含一连串脉冲于一正脉冲(例如151、153、155)与一负脉冲(例如152、154、156)之间轮流变换(alternating)，其中每个脉冲(无论是正的或负的)的宽度为T_OS以及高度为V_H-V_L。一示范性的实施例的一面向(aspect)在于对DAB执行整流操作(rectification)以导出该整流信号X，亦即X＝|DAB|＝|CKA-CKB|。基于该整流操作，X本质上也是脉冲性的，但仅包含宽度为T_OS的正脉冲(例如161、162、…、166)，其中每个脉冲的宽度为T_OS以及高度为V_H-V_L。清楚可知的是X的一平均值等于2.(V_H-V_L).T_OS/T_CK，该X的平均值因此正比于T_OS，从而可被用来代表T_OS。该LPF 130有效地对X执行一平均操作，从而所导出的滤波信号V是正比于T_OS而能够有效地代表T_OS。

图2A依据一示范性的实施例绘示了一整流器200的示意图，整流器200能够实现图1A的整流器110。整流信号X在此是由一差动信号(differential signal)来实现，该差动信号包含一第一端(first end)X₊与一第二端(second end)X_－，且该整流信号X等效于X₊与X_－之间的一差异，「差动信号」为本领域技术人员所熟知的概念，其细节在此不予赘述。整流器200包含一第一半波整流器(half-wave rectifier)210与一第二半波整流器220。该第一半波整流器210包含：一第一P型传输闸(transmission gate)210P以及一第一N型传输闸210N。该第二半波整流器220包含：一第二P型传输闸220P以及一第二N型传输闸220N。上述四个传输闸(即该第一P型传输闸210P、该第二P型传输闸220P、该第一N型传输闸210N以及该第二N型传输闸220N)的每一个具有三个端点(three terminals)包含一输入端标示为「I」、一输出端标示为「O」以及一控制端标示为「C」。该第一P型(N型)传输闸210P(210N)的该输入端「I」、该控制端「C」与该输出端「O」分别耦接至CKA(CKB)、CKB(CKA)以及X₊(X_－)。该第二P型(N型)传输闸220P(220N)的该输入端「I」、该控制端「C」与该输出端「O」分别耦接至CKB(CKA)、CKA(CKB)以及X₊(X_－)。对一P型传输闸(210P或220P)而言，当其控制端「C」被停止确立(de-asserted)，其输入端「I」所接收的信号会被传递到其输出端「O」。对一N型传输闸(210N或220N)而言，当其控制端「C」被确立(asserted)，其输入端「I」所接收的信号会被传递到其输出端「O」。因此，当CKA为高(亦即具有一高电压V_H)以及CKB为低(亦即具有一低电压V_L)，该第一P型传输闸210P将该高电压V_H传递至X₊，此时该第一N型传输闸210N将该低电压V_L传递至X_－，从而有效地传输DAB的一正脉冲(例如图1B的151、153与155)至X的一奇数脉冲(例如图1B的161、163、165)；当CKB为高(亦即具有一高电压V_H)以及CKA为低(亦即具有一低电压V_L)，该第二P型传输闸220P将该高电压V_H传递至X₊，此时该第二N型传输闸220N将该低电压V_L传递至X_－，从而有效地传输DAB的一负脉冲(例如图1B的152、154与156)至X的一耦数脉冲(例如图1B的162、164、166)。该第一半波整流器210藉此对DAB的正脉冲进行整流，此时第二半波整流器220对DAB的负脉冲进行整流。整体而言，整流器200藉此对DAB执行了全波整流。

图2B依据一示范性的实施例绘示了一P型传输闸230的示意图。该P型传输闸230是一三极元件(three-terminal device)，包含一输入端标示为「I」、一输出端标示为「O」以及一控制端标示为「C」。该P型传输闸230能够用来实现图2A的第一P型传输闸210P以及第二P型传输闸220P。当该P型传输闸230被用来实现该第一(第二)P型传输闸210P(220P)，该输入端「I」耦接至CKA(CKB)、该控制端「C」耦接至CKB(CKA)、该输出端「O」耦接至X₊。该P型传输闸230包含一PMOS(p通道金氧半导体)晶体管231。该PMOS晶体管231的源极、栅极与漏极分别耦接至该P型传输闸230的该输入端「I」、该控制端「C」与该输出端「O」。一PMOS晶体管的「源极」、「栅极」与「漏极」为本领域技术人员所熟知，故细节在此不予赘述。使用一PMOS晶体管来实现一传输闸同样为本领域技术人员所熟知，从而相关细节也不予赘述。于一选择性的示范性实施例中，该P型传输闸230进一步包含一NMOS(n通道金氧半导体)晶体管232，该NMOS晶体管232的源极、栅极与漏极分别耦接至该P型传输闸230的该控制端「C」、该控制端「C」与该输出端「O」。一NMOS晶体管的「源极」、「栅极」与「漏极」为本领域技术人员所熟知，其细节在此不予赘述。该NMOS晶体管232的一目的在于帮助使得该P型传输闸230平衡(balanced)。当位于该输出端「I」的信号与位于该控制端「C」的信号均为低时，该P型传输闸230可能部分地传递该低电压V_L至该输出端「O」，从而引入一偏移(offset)至该输出端「O」。通过导入该NMOS晶体管232，当位于该控制端「C」的信号为高时，该P型传输闸230可能也会部分地传递该高电压V_H至该输出端「O」，从而补偿了对该输出端「O」所造成的偏移。值得注意的是图2A的整流器200的整流功能在该偏移存在时仍然维持作用，但补偿该偏移可改善该整流器200的正确性，因此相当实用。

图2C依据一示范性的实施例绘示了一N型传输闸240的示意图。该N型传输闸240是一三极元件，包含一输入端标示为「I」、一输出端标示为「O」以及一控制端标示为「C」。该N型传输闸240能够用来实现图2A的第一N型传输闸210N以及第二N型传输闸220N。当该N型传输闸240被用来实现该第一(第二)N型传输闸210N(220N)，该输入端「I」耦接至CKB(CKA)、该控制端「C」耦接至CKA(CKB)、该输出端「O」耦接至X_－。该N型传输闸240包含一NMOS晶体管241。该NMOS晶体管241的源极、栅极与漏极分别耦接至该N型传输闸240的该输入端「I」、该控制端「C」与该输出端「O」。使用一NMOS晶体管来实现一传输闸同样为本领域技术人员所熟知，故细节在此不予赘述。于一选择性的示范性实施例中，该N型传输闸240进一步包含一PMOS晶体管242，该PMOS晶体管242的源极、栅极与漏极分别耦接至该N型传输闸240的该控制端「C」、该控制端「C」与该输出端「O」。该PMOS晶体管242的一目的在于帮助使得该N型传输闸240平衡。当位于该输出端「I」的信号与位于该控制端「C」的信号均为高时，该N型传输闸240可能部分地传递该高电压V_H至该输出端「O」，从而引入一偏移至该输出端「O」。通过导入该PMOS晶体管242，当位于该控制端「C」的信号为低时，该N型传输闸240可能也会部分地传递该低电压V_L至该输出端「O」，从而补偿了对该输出端「O」所造成的偏移。值得注意的是图2A的整流器200的整流功能在该偏移存在时仍然维持作用，但补偿该偏移可改善该整流器200的正确性，因此相当实用。

请重新参考图2A。除了CKA与CKB的角色互换(swapped)外，该第二半波整流器220与该第一半波整流器210相同。通过使用该第一半波整流器210与该第二半波整流器220的结合，整流器200得以执行全波整流，其中DAB的正脉冲(亦即当CKA为高且CKB为低时)被该第一半波整流器210整流，且DAB的负脉冲(亦即当CKA为低且CKB为高时)被该第二半波整流器220整流。然而，就图1A的时间至数字转换器100而言，整流器110可以通过一全波整流器或一半波整流器来被实现。当整流器110通过一半波整流器而被实现时，整流器110仍能运作，但一增益因素(gainfactor)会被减半(亦即该X的平均值会被缩减为(V_H-V_L).T_OS/T_CK)。基于对上述说明的理解，于一选择性的示范性实施例中，该第一半波整流器210被移除，于此例中，一半波整流操作被执行，且仅有负脉冲会被整流；于另一选择性的示范性实施例中，该第二半波整流器220被移除，于此例中，一半波整流操作被执行，且仅有正脉冲被整流。

一示范性的实施例的一面向为：图2A的整流器200可为一极快速(extremely fast)电路，因使用一传输闸之故，在输入(亦即CKA与CKB)与输出(亦即X₊与X_－)之间仅有一单一的晶体管延迟(single transistor delay)。因此，整流器200可被用来处理一极高速(very high speed)时钟。

图3依据一示范性的实施例绘示一低通滤波器(LPF)300的示意图，LPF 300可用来实现图1A的LPF 130。LPF 300包含：一第一串联电阻(serialresistor)R1、一第一分流电容(shunt capacitor)C1、一第二串联电阻R2以及一第二分流电容C2。该整流信号X在此是通过一差动信号而被实施，该差动信号包含一第一端X₊与一第二端X_－，且该整流信号X等效于X₊与X_－之间的一差异。同样地，该滤波信号V是通过一差动信号而被实施，该差动信号包含一第一端V₊与一第二端V_－，且该滤波信号V等效于V₊与V_－之间的一差异。对于本领域技术人员而言，图3清楚可知且不言自明，故其细节在此不予赘述。此外，该第一串联电阻R1与该第二串联电阻R2是选择性的，故可被移除。

图4显示该滤波信号V的波形的一模拟结果，该模拟结果是基于一25GHz时钟，是响应(in response to)该时序偏移T_OS的不同值。于现有技术中，一25GHz时钟的一1ps(兆分之一秒)的时序偏移是非常难以检测，但该时序偏移于本发明的一示范性的实施例中被转换为电压值约为130mv的一稳定电压，其可被随后的模拟至数字转换器(ADC)120(请参见图1A)轻易地检测及转换。模拟至数字转换器为本领域的现有技术，其细节在此不予赘述。该示范性的实施例的一面向为：由于使用图1A的低通滤波器130之故，该滤波信号V会是一缓慢改变的(slowly-changing)信号，而能够被随后的模拟至数字转换器(ADC)120轻易地处理。

于图2A、2B与图3中，差动信号被使用。值得注意的是差动信号是一较佳但非限制性的实施例。电路设计者可依其判断选择使用单端信号(single-ended signaling)。当使用单端信号时，仅需要该整流信号X的一端(X₊或X_－)以及该滤波信号V的一端(V₊或V_－)，此时用来处理另一端的信号的电路变得无关紧要，而可被移除。举例而言，若仅有X₊被使用，该二N型传输闸210N与220N(如图2A所示)、该第二串联电阻R2、以及该第二分流电容C2(如图3所示)可被移除。若仅有X_－被使用，该二P型传输闸210P与220P(如图2A所示)、该第一串联电阻R1、以及该第一分流电容C1(如图3所示)可被移除。

虽然本发明的实施例如上所述，然而该些实施例并非用来限定本发明，本技术领域技术人员可依据本发明的明示或隐含的内容对本发明的技术特征施以变化，凡此种种变化均可能属于本发明所寻求的专利保护范畴，换言之，本发明的专利保护范围须视本说明书的权利要求所界定者为准。