半导体电路的制作方法

本申请要求于2015年9月1日在韩国知识产权局提交的第10-2015-0123748号韩国专利申请以及于2016年1月11日在韩国知识产权局提交的第10-2016-0003181号韩国专利申请的优先权，上述韩国专利申请中的每个的全部内容通过引用合并于此。

技术领域

示例实施例涉及半导体电路。

背景技术：

随着最近朝向微细加工(microfabrication)的趋势，增加的数量的逻辑电路正被集成到单个芯片中。因此，芯片的单位单元面积大小可以直接地影响芯片的集成度(integration level)。另外，被配置为根据时钟信号在数字系统中传送数据的触发器(flip-flop)的性能可以直接地与系统性能相联系。因此，实施相对高速的触发器可能对于实施相对高速的系统是必需的。然而，实施常规的高速触发器可能增加触发器的面积。

技术实现要素：

发明构思的至少一些示例实施例提供了具有减小的建立(setup)时间和/或包括能够减小数据输出时间的相对高性能电路的半导体电路。

至少一个示例实施例提供了一种半导体电路，该半导体电路包括：第一电路，被配置为基于输入数据的电压电平、在第一节点处的电压电平的反相值、时钟信号的电压电平和在第二节点处的电压电平来生成在第一节点处的电压电平；以及第二电路，被配置为基于输入数据的电压电平、在第二节点处的电压电平的反相值、时钟信号的电压电平和在第一节点处的电压电平的反相值来生成在第二节点处的电压电平。当时钟信号的电压电平处于第一电平时，第一节点和第二节点具有不同的逻辑电平。当时钟信号的电压电平处于第二电平时，第一节点和第二节点具有相同的逻辑电平。第二电平与第一电平不同。

根据至少一些示例实施例，第二电路可以包括：连接到第二节点的第一上拉晶体管，该第一上拉晶体管具有被配置为接收在第一节点处的电压电平的反相值的栅极；以及与第一上拉晶体管并联连接到第二节点的第二上拉晶体管，该第二上拉晶体管具有被配置为接收时钟信号的栅极。

第二电路可以进一步包括：连接到第二节点的第一下拉晶体管，该第一下拉晶体管具有被配置为接收在第二节点处的电压电平的反相值的栅极；以及连接到第二节点的第二下拉晶体管，该第二下拉晶体管具有被配置为接收输入数据的栅极。

第二电路可以包括：第一门器件，被配置为在输入数据和在第二节点处的电压电平的反相值之间执行或(OR)运算；以及第二门器件，被配置为在第一门器件的输出、在第一节点处的电压电平的反相值和时钟信号之间执行与非(NAND)运算，该第二门器件进一步被配置为向第二节点输出与非运算的结果。

第二电路可以包括：第一门器件，被配置为在使能信号和在第二节点处的电压电平的反相值之间执行或运算；以及第二门器件，被配置为在第一门器件的输出、在第一节点处的电压电平的反相值和时钟信号之间执行与非运算，该第二门器件进一步被配置为向第二节点输出与非运算的结果。

第一电路可以包括：连接到第一节点的第一晶体管，该第一晶体管具有被配置为接收时钟信号的电压电平的反相值的栅极，该第一晶体管是上拉晶体管；以及连接在第一节点和接地电压之间的第二晶体管，该第二晶体管具有被配置为接收时钟信号的电压电平的反相值的栅极并且该第二晶体管被配置为向第一节点传送接地电压。

第一电路可以进一步包括：与第一晶体管并联连接的第三晶体管，该第三晶体管具有被配置为接收在第一节点处的电压电平的栅极并且该第三晶体管输出在第一节点处的电压电平的反相值；以及串联连接到第三晶体管的第四晶体管，该第四晶体管具有被配置为接收在第一节点处的电压电平的栅极并且该第四晶体管输出在第一节点处的电压电平的反相值。

第一电路可以进一步包括：第一反相器，被配置为使得在第一节点处的电压电平反相以输出在第一节点处的电压电平的反相值。

第一电路可以包括：第一门器件，被配置为在输入数据的反相值和在第一节点处的电压电平之间执行或运算；以及第二门器件，被配置为在第一门器件的输出和时钟信号的电压电平之间执行与(AND)运算，该第二门器件进一步被配置为向第一节点输出与运算的结果。

第一电路可以进一步包括：第三门器件，被配置为在时钟信号和在第二节点处的电压电平之间执行与非运算，该第三门器件进一步被配置为输出时钟信号的电压电平的反相值。

第一电路可以包括：第一门器件，被配置为在使能信号的反相值和在第一节点处的电压电平之间执行或运算；以及第二门器件，被配置为在第一门器件的输出和时钟信号之间执行与运算，该第二门器件进一步被配置为向第一节点输出与运算的结果。

半导体电路可以进一步包括锁存电路，该锁存电路被配置为基于时钟信号的电压电平和在第二节点处的电压电平来确定输出端子的电压电平。

第一电平可以是逻辑低电平并且第二电平可以是逻辑高电平。

至少一个其他示例实施例提供了一种半导体电路，该半导体电路包括：第一电路，被配置为基于输入数据的电压电平、在第一节点处的电压电平的反相值、时钟信号的电压电平和在第二节点处的电压电平来确定在第一节点处的电压电平；第二电路，被配置为基于输入数据的电压电平、在第二节点处的电压电平的反相值、时钟信号的电压电平和在第一节点处的电压电平的反相值来确定在第二节点处的电压电平；以及锁存电路，被配置为基于时钟信号的电压电平和在第二节点处的电压电平来确定输出端子的电压电平；其中，当时钟信号的电压电平处于第一电平时，第一节点处于第一电压电平并且第二节点处于第二电压电平，以及在第二节点处的电压电平被传送到输出端子，并且第二电压电平与第一电压电平不同。

锁存电路可以被配置为在时钟信号的电压电平的正沿处改变输出端子的电压电平。第一电压电平可以是逻辑低电平。

第二电路可以进一步被配置为在时钟信号处于第一电压电平时对第二节点进行预充电。第一电路可以进一步被配置为在时钟信号处于第一电压电平时对第一节点进行放电。

当时钟信号的电压电平从第一电压电平转变到第二电压电平时，半导体电路可以被配置为改变在第一节点和第二节点中的一个处的电压电平，同时维持在第一节点和第二节点中的另一个处的电压电平。

至少一个其他示例实施例提供了一种包括第一电路和第二电路的半导体电路。第一电路包括：第一晶体管，具有被配置为接收时钟信号的电压电平的反相值的栅极，该第一晶体管被配置为将第一节点上拉；连接在第一节点和接地电压之间的第二晶体管，该第二晶体管具有被配置为接收时钟信号的电压电平的反相值的栅极并且该第二晶体管向第一节点传送接地电压；与第一晶体管并联连接的第三晶体管，该第三晶体管具有被配置为接收在第一节点处的电压电平的栅极并且该第三晶体管输出在第一节点处的电压电平的反相值；以及串联连接到第三晶体管的第四晶体管，该第四晶体管具有被配置为接收在第一节点处的电压电平的栅极并且该第四晶体管输出在第一节点处的电压电平的反相值。第二电路包括：第五晶体管，具有被配置为接收在第一节点处的电压电平的反相值的栅极，并且该第五晶体管被配置为将第二节点上拉；与第五晶体管并联连接的第六晶体管，该第六晶体管具有被配置为接收时钟信号的栅极，并且第六晶体管被配置为将第二节点上拉；第七晶体管，具有被配置为接收在第二节点处的电压电平的栅极，该第七晶体管被配置为将第三节点下拉；以及第八晶体管，具有被配置为接收输入数据的栅极，该第八晶体管被配置为将第三节点下拉。

第三晶体管和第四晶体管可以被配置为反相器，该反相器使得在第一节点处的电压电平反相以输出在第一节点处的电压电平的反相值。

第二电路可以进一步包括：连接到第三节点的第九晶体管，该第九晶体管具有被配置为接收在第一节点处的电压电平的反相值的栅极，该第九晶体管被配置为将第三节点下拉；以及与第九晶体管串联连接的第十晶体管，第十晶体管具有被配置为接收时钟信号的栅极，该第十晶体管被配置为将第三节点下拉。

半导体电路可以进一步包括锁存电路，该锁存电路被配置为基于时钟信号的电压电平和输入数据的电压电平来确定输出端子的电压电平。

至少一个其他示例实施例提供了一种半导体电路，该半导体电路包括：第一电路，被配置为基于输入数据、时钟信号、第二输出信号和第一输出信号的反相版本来输出第一输出信号；以及第二电路，被配置为基于输入数据、第一输出信号的反相版本、时钟信号和第二输出信号的反相版本来输出第二输出信号；其中，第二电路进一步被配置为响应于具有第一逻辑电平的时钟信号来输出具有与第一输出信号的逻辑电平不同的逻辑电平的第二输出信号，并且第二电路进一步被配置为响应于具有第二逻辑电平的时钟信号来输出具有与第一输出信号相同的逻辑电平的第二输出信号。

半导体电路可以进一步包括锁存电路，该锁存电路具有被配置为从第二电路接收第二输出信号的输入端子。

半导体电路可以进一步包括复用器，该复用器被配置为将输入数据输入到第一电路和第二电路。

第一电路可以包括：与非门，被配置为基于时钟信号和第二输出信号来输出与非门输出信号；或门，被配置为基于第一输出信号和输入数据的反相版本来输出或门输出信号；与门，被配置为基于与非门输出信号和或门输出信号来生成第一输出信号；以及反相器，被配置为使得第一输出信号反相以生成反相的第一输出信号。

第二电路可以包括：反相器，被配置为使得第二输出信号反相以生成第二输出信号的反相版本；或门，被配置为基于输入数据和第二输出信号的反相版本来生成或门输出信号；以及与非门，被配置为基于时钟信号、第一输出信号的反相版本以及或门输出信号来生成第二输出信号。

附图说明

通过详细地描述附图，示例实施例将变得更加明显，在附图中：

图1是根据发明构思的一些示例实施例的半导体电路的框图；

图2是根据发明构思的一些示例实施例的半导体电路的电路图；

图3是用于解释根据发明构思的一些示例实施例的半导体电路的示例操作的时序图；

图4是根据发明构思的一些示例实施例的半导体电路的框图；

图5是根据发明构思的一些示例实施例的半导体电路的框图；

图6是根据发明构思的一些示例实施例的半导体电路的框图；

图7是根据发明构思的一些示例实施例的半导体电路的电路图；

图8是根据发明构思的一些示例实施例的半导体电路的电路图；

图9是根据发明构思的一些示例实施例的半导体电路的电路图；

图10是根据发明构思的一些示例实施例的半导体电路的电路图；

图11是根据发明构思的一些示例实施例的半导体电路的框图；

图12是根据发明构思的一些示例实施例的半导体电路的电路图；

图13是根据发明构思的一些示例实施例的半导体电路的电路图；

图14是包括根据发明构思的一些示例实施例的一个或多个半导体电路的片上系统(SoC)系统的框图；以及

图15是包括根据发明构思的一些示例实施例的一个或多个半导体电路的电子系统的框图。

具体实施方式

通过参考示例实施例的以下详细描述和附图，发明构思将变得更加容易理解。然而，可以以许多不同的形式来体现发明构思，并且发明构思不应当被解释为限于在本文阐述的示例实施例。更确切地，提供这些示例实施例使得本公开将是充分的和完整的，并且这些示例性实施例将向那些本领域的技术人员全面传达本发明构思的概念，并且本发明构思将仅仅由所附权利要求来限定。贯穿说明书，相同的附图标记指代相同的元件。

在本文使用的术语仅用于描述特定实施例的目的，并且不意图限制发明构思。如在本文所使用地，单数形式“一”、“一个”和“该”也意图包括复数形式，除非上下文清楚地指示并非如此。应当进一步理解，当术语“包括”、“包括有”、“包含”和“包含有”在本说明书中使用时，指定所陈述的特征、整数、步骤、操作、元件和/或组件的存在，但不排除一个或多个其它的特征、整数、步骤、操作、元素、组件和/或其分组的存在或添加。

将理解的是，当元件或层被称为“在另一个元件或层上”、“连接到”或“耦合到”另一个元件或层时，其能够直接地在该另一个元件或层上、直接地连接或耦合到该另一个元件或层，或者可以存在中间的元件或层。相反，当元件被称为“直接在另一个元件或层上”、“直接连接到”或“直接耦合到”另一个元件或层时，不存在中间的元件或层。如在本文所使用地，术语“和/或”包括一个或多个相关联的所列项的任何和所有组合。

将理解，尽管术语第一、第二等等在本文可以用于描述各种元件、组件、区域、层和/或部分，但这些元件、组件、区域、层和/或部分不应当受这些术语的限制。这些术语仅用于将一个元件、组件、区域、层或部分与另一个区域、层或部分相区别。因此，以下讨论的第一元件、组件、区域、层或部分可以被称为第二元件、组件、区域、层或部分，而不背离发明构思的教导。

在本文为了便于描述可以使用诸如“在…以下”、“在…之下”、“下方”、“在…之上”、“上方”等等的空间相对术语，来描述一个元件或者特征与另一个元件(一个或多个)或者特征(一个或多个)的关系，如图中所图示。将理解，除了图中描绘的定向之外，空间相对术语还意图包括在使用或操作中的设备的不同的定向。例如，如果图中的设备被翻转，则被描述为“在其他元件或特征之下”或“在其它元件或特征以下的元件”然后将被定向为“在其他元件或者特征之上”。因此，示例术语“在…之下”能够包括在…之上和在…之下的定向两者。设备可以以另外方式被定向(旋转90度或者处于其他定向)，并且对在本文使用的空间相对描述符相应地进行解释。

在本文参考作为理想化示例实施例(和中间结构)的示意图示的截面图示来描述示例实施例。照此，将预期到作为例如制造技术和/或公差的结果所引起的与图示的形状的变化。因而，这些示例实施例不应当被解释为受限于在本文所图示的区域的特定形状，而是包括例如由制造引起的形状的偏差。例如，图示为长方形的注入区域典型地将在其边缘处具有圆形的或弯曲的特征和/或注入浓度的梯度，而不是具有从注入区域到非注入区域的二元改变。同样地，通过注入所形成的掩埋区可能引起掩埋区和通过其发生注入的表面之间的区域中的一些注入。因而，在图中图示出的区域实际上是示意的，以及它们的形状并不意图图示出器件的区域实际的形状并且并不意图限制发明构思的范围。

尽管可能未示出一些横断面视图(一个或多个)的相对应的平面图和/或立体图，但在本文图示的器件结构的横断面视图(一个或多个)提供对于多个器件结构的支持，该多个器件结构就像在平面图中将图示出的沿着两个不同的方向和/或就像在立体图中将图示出的在三个不同的方向上延伸。两个不同的方向可以或可以不与彼此正交。三个不同的方向可以包括与两个不同的方向正交的第三方向。多个器件结构可以被集成在同一电子设备中。例如，当在横断面视图中图示出器件结构(例如，存储器单元结构或晶体管结构)时，电子设备可以包括多个器件结构(例如，存储器单元结构或晶体管结构)，就像通过电子设备的平面图将图示出的。可以将多个器件结构排列为阵列和/或二维图案。

除非另外定义，否则在本文使用的所有术语(包括技术术语和科学术语)具有本发明构思所属领域的普通技术人员所共同理解的相同的意义。将进一步理解，诸如那些在通用词典中定义的术语应该被解释为具有与它们在相关技术和本说明书的上下文中的意义相一致的意义，并且将不会以理想化的或过于正式的含义被解释，除非在本文明确地如此定义。

除非另外具体地陈述，或者根据讨论明显的是，诸如“处理”或“计算”或“运算”或“确定”或“显示”等等的术语指代将在计算机系统的寄存器和存储器内被表示为物理量、电子量的数据操纵和转换为在计算机系统存储器或寄存器或者其他的此类信息存储装置、传输或显示设备内类似地被表示为物理量的其他数据的计算机系统或者类似的电子计算设备的动作和处理。

在以下描述中提供特定细节来提供示例实施例的全面的理解。然而，本领域普通技术人员将理解的是，可以在没有这些特定细节的情况下实践示例实施例。例如，系统可以被示为框图以便不以不必要的细节来模糊示例实施例。在其他实例中，可以在没有不必要的细节的情况下示出熟知的处理、结构和技术以便避免模糊示例实施例。

在以下描述中，可以参考操作的动作和符号表示(例如，流程图、流图、数据流程图、结构图、框图，等等的形式)来描述说明性实施例，该操作的动作和符号表示可以被实施为执行特定任务或实施特定抽象数据类型的、包括例程、程序、对象、组件、数据结构等等的程序模块或功能处理。可以在现有的电子系统(例如，显示驱动器，片上系统(SoC)设备，SoC系统，诸如个人数字助理(PDA)、智能电话、平板式个人计算机(PC)、膝上型计算机等等的电子设备)中使用现有的硬件来实施操作。此类现有的硬件可以包括一个或多个中央处理单元(CPU)、数字信号处理器(DSP)、专用集成电路(ASIC)、SoC、现场可编程门阵列(FPGA)、计算机等等。

此外，一个或多个示例实施例(例如，控制器1110)可以是(或者包括)硬件、固件、执行软件的硬件，或其任何组合。此类硬件可以包括被配置为用于执行在本文描述的功能以及这些元件的任何其他熟知的功能的专用机器的一个或多个CPU、SoC、DSP、ASIC、FPGA、计算机等等。在至少一些情况中，CPU、SoC、DSP、ASIC和FPGA可以通常被称为处理电路、处理器和/或微处理器。

尽管流程图可以将操作描述为顺序处理，但是可以平行地、并行地或者同时地执行许多操作。另外，可以重新排列操作的顺序。当处理的操作完成时，可以终止处理，但是处理也可以具有未包括在图中的附加步骤。处理可以与方法、功能、过程、子例程、子程序等等相对应。当处理与函数(function)相对应时，处理的终止可以与函数到调用函数或主函数的返回相对应。

如在本文公开地，术语“存储媒介”、“计算机可读存储媒介”或“非暂态计算机可读存储媒介”可以表示用于存储数据的一个或多个设备，包括只读存储器(ROM)、随机存取存储器(RAM)、磁性RAM、磁芯存储器、磁盘存储器媒介、光存储媒介、闪速存储器器件和/或用于存储信息的其他有形的机器可读媒介。术语“计算机可读媒介”可以包括但是不限于便携式的或固定的存储设备、光存储设备以及能够存储、包含或携带指令(一个或多个)和/或数据的各种其他媒介。

此外，可以通过硬件、软件、固件、中间件、微代码、硬件描述语言或其任何组合来实施示例实施例中的至少一些部分。当以软件、固件、中间件或者微代码被实施时，可以将执行必要的任务的程序代码或者代码片段存储在诸如计算机可读存储媒介的机器或计算机可读媒介中。当以软件被实施时，处理器(一个或多个)、处理电路(一个或多个)或者处理单元(一个或多个)可以被编程为执行必要的任务，由此变换为专用处理器(一个或多个)或者计算机(一个或多个)。

代码片段可以表示进程、函数、子程序、程序、例程、子程序、模块、软件包、类或者指令、数据结构或程序语句的任何组合。代码片段可以通过发送和/或接收信息、数据、自变量(argument)、参数或者存储器内容而被耦合到另一个代码片段或硬件电路。可以经由包括存储器共享、消息传递、令牌传递、网络传输等等的任何适当的手段来传递、转发或者发送信息、自变量、参数、数据等等。

图1是根据发明构思的一些示例实施例的半导体电路的框图，图2是在图1中示出的半导体电路的电路图，以及图3是用于解释在图1和2中示出的半导体电路的示例操作的时序图。

参考图1和图2，根据发明构思的一些示例实施例的半导体电路包括第一电路100、第二电路200以及锁存电路300。

第一电路100可以基于输入数据D的电压电平、与第一节点NET1的电压电平反相的电压电平、时钟信号CLK的电压电平以及第二节点NET2的电压电平来确定第一节点NET1的电压电平。

第二电路200可以基于输入数据D的电压电平、与第二节点NET2的电压电平反相的电压电平、时钟信号CLK的电压电平以及与第一节点NET1的电压电平反相的电压电平来确定第二节点NET2的电压电平。

锁存电路300可以基于时钟信号CLK的电压电平和第二节点NET2的电压电平来确定输出端子QN的电压电平。

在该示例中，可以将第一电路100的输出中的一些用作第二电路200的输入，并且可以将第二电路200的输出中的一些用作第一电路100的输入。第一电路100、第二电路200以及锁存电路300可以起触发器的作用。然而，一个或多个示例实施例的方面不限于此。

更详细地，第二电路200可以包括第一门器件(gate)G1，该第一门器件G1在输入数据D的电压电平和第二节点NET2的电压电平的反相值之间执行或(OR)运算。可以通过第二反相器IN2传送第二节点NET2的电压电平的反相值来作为第一门器件G1的输入值。

此外，第二电路200可以包括第二门器件G2，该第二门器件G2在第一门器件G1的输出的电压电平、第一节点NET1的电压电平的反相值和时钟信号CLK的电压电平之间执行与非(NAND)运算。第二门器件G2向第二节点NET2传送与非运算的输出值。

第一电路100可以包括第三门器件G3，该第三门器件G3在输入数据D的电压电平和第一节点NET1的电压电平之间执行或运算。第三门器件G3向第四门器件G4输出或运算的输出值。第一电路100可以包括使得第一节点NET1的电压电平反相的反相器IN1，并且向第三门器件G3以及第二门器件G2输出第一节点NET1的电压电平的反相值。

另外，第一电路100可以包括第四门器件G4，该第四门器件G4在第三门器件G3的输出的电压电平和时钟信号CLK的反相电压电平CKB的反相值之间执行与(AND)运算。第四门器件G4向第一节点NET1输出与运算的输出值。第一电路100可以包括第五门器件G5，该第五门器件G5在时钟信号CLK的电压电平和第二节点NET2的电压电平之间执行与非运算并且输出时钟信号CLK的电压电平的反相值CKB。可以使得作为第五门器件G5的输出值的时钟信号CLK的电压电平的反相值CKB反相，并且然后将其提供为第四门器件G4的输入值。

现在将更详细地描述第一电路100和第二电路200的示例操作。

第一电路100的输出值被提供为第二电路200的输入值，并且第二电路200的输出值被提供为第一电路100的输入值。因此，第一电路100和第二电路200执行与SR锁存电路的操作类似的操作。另外，第一电路100和第二电路200分别起用于控制第二电路200和第一电路100的电路的作用。可以将第二电路200的输出值传送到锁存电路300，并且第二电路200可以起触发器电路的作用。

第一电路100和第二电路200根据时钟信号CLK的电压电平来执行不同的操作。更详细地，例如当时钟信号CLK处于逻辑低电平时，将第二节点NET2预充电到逻辑高电平。相反地，通过将第五门器件G5连接到时钟信号CLK和第二节点NET2，将第一节点NET1放电到逻辑低电平。在该示例中，第一节点NET1和第二节点NET2具有不同的逻辑电平。

此外，当时钟信号CLK处于逻辑高电平时，第一节点NET1和第二节点NET2可以进行操作以具有相同的逻辑电平。例如，当输入数据D处于逻辑低电平L时，将第二节点NET2维持在逻辑高电平H，并且第一节点NET1的电压电平从逻辑低电平L转变到逻辑高电平H。此外，当输入数据D处于逻辑高电平时，将第一节点NET1维持在逻辑低电平L，并且第二节点NET2的电压电平从逻辑高电平H转变到逻辑低电平L。

根据至少一些示例实施例，逻辑高电平H可以指的是大于或等于基准电平的电压电平，并且逻辑低电平L可以指的是小于基准电平的电压电平。例如，逻辑高电平H可以指的是具有大约50％或更大的值的电压电平，并且逻辑低电平L可以指的是具有小于大约50％的值的电压电平。然而，示例实施例的方面不限于该示例。基准电平可以以各种方式变化。基于该发现，将关于逻辑高电平H和逻辑低电平L来描述半导体电路的逻辑电平。

参考图3，在根据发明构思的一些示例实施例的半导体电路中，当时钟信号CLK的电压电平上升时，可以将输入数据D的电压电平的反相值传送到输出端子QN。也就是说，例如，通过反相器使得锁存电路300的输出节点OUT的电压电平反相，以确定输出端子QN的电压电平。

可以在时钟信号CLK的电压电平的正沿处改变输出端子QN的电压电平。因此，当时钟信号CLK转变到逻辑高电平H并且第二节点NET2处于逻辑低电平L时，输出端子QN的电压电平可以与第二节点NET2的电压电平同步以便随后被输出。然而，示例实施例的方面不限于该示例。

现在将参考图1至图3来更详细地描述在第一部分ta1中的示例电路操作。在第一部分ta1中，输入数据D处于逻辑低电平L，并且时钟信号CLK处于逻辑高电平H。

在第二电路200中，因为时钟信号CLK的电压电平是逻辑高电平H，所以被时钟信号CLK的电压电平的反相值门控(gated to)的晶体管PE2导通以对第二节点NET2进行预充电。在该示例中，第二节点NET2的电压电平可以是逻辑高电平H。

此外，在第二电路200中，第一门器件G1在输入数据D的电压电平(例如，逻辑低电平L)和第二节点NET2的电压电平的反相值(例如，逻辑低电平L)之间执行或运算，并且向第二门器件G2输出结果得到的逻辑低电平L。

第二门器件G2在时钟信号CLK的电压电平、第一门器件G1的输出(例如，逻辑低电平L)和第一节点NET1的电压电平(例如，逻辑高电平H)之间执行与非运算，并且将与非运算的输出值(例如，逻辑高电平H)传送到第二节点NET2。

也就是说，例如，在时钟信号CLK处于逻辑高电平H并且输入数据D处于逻辑低电平L的状态中，将第二节点NET2维持在将第二节点NET2预充电到逻辑高电平H的状态中，同时第一节点NET1从逻辑低电平L转变到逻辑高电平H。因为第二节点NET2处于逻辑高电平H，所以对锁存电路300的输入节点IN进行预充电并且将输出端子QN的电压电平维持在逻辑高电平H。

在第二部分ta2中，输入数据D从逻辑低电平L转变到逻辑高电平H，并且时钟信号CLK从逻辑高电平H转变到逻辑低电平L。在第二部分ta2中，将第二节点NET2的电压电平维持在逻辑高电平H，并且第一节点NET1从逻辑高电平H转变到逻辑低电平L。

在第三部分ta3中，将输入数据D的电压电平维持在逻辑高电平H，并且时钟信号CLK从逻辑低电平L转变到逻辑高电平H。在该示例中，因为输出端子QN的电压电平与将被改变的时钟信号CLK的上升沿同步，并且第二节点NET2转变到逻辑低电平L，所以输出端子QN也可以转变到逻辑低电平L，使得将输出端子QN的电压电平维持在逻辑低电平L。

再次参考图2，将就示例晶体管连接而言来描述根据发明构思的一些示例实施例的半导体电路。

参考图2，在根据发明构思的一些示例实施例的半导体电路中，第二电路200包括：晶体管PE1(例如，上拉晶体管)，被第一节点NET1的电压电平的反相值门控并且将第二节点NET2上拉；以及与晶体管PE1并联连接的晶体管PE2(例如，上拉晶体管)，被时钟信号CLK的电压电平门控并且将第二节点NET2上拉。

此外，第二电路200包括：晶体管NE1(例如，下拉晶体管)，被第二节点NET2的电压电平的反相值门控并且将第三节点下拉；以及晶体管NE2(例如，下拉晶体管)，被输入数据D的电压电平门控并且将第三节点NET3下拉。

通过第二反相器IN2使得第二节点NET2的电压电平反相，并且将其输出到晶体管NE1的栅极。

晶体管NE5和晶体管NE6可以串联连接，并且晶体管NE5可以连接到第三节点NET3。晶体管NE5(例如，下拉晶体管)被第一节点NET1的电压电平的反相值门控并且将第三节点NET3下拉。晶体管NE6被时钟信号CLK的电压电平门控并且将第三节点NET3下拉。

第一电路100可以包括：晶体管PE3(例如，上拉晶体管)，被时钟信号CLK的电压电平的反相值CKB门控并且将第一节点NET1上拉；以及串联连接到晶体管PE3的晶体管NE3，被时钟信号CLK的电压电平的反相值CKB门控并且向第一节点NET1传送接地电压。

另外，第一电路100可以包括晶体管PE4和晶体管NE4。晶体管PE4与晶体管PE3并联连接、被第一节点NET1的电压电平门控以及输出第一节点NET1的电压电平的反相值。晶体管NE4串联连接到晶体管PE4、被第一节点NET1的电压电平门控以及输出第一节点NET1的电压电平的反相值。

晶体管PE4和晶体管NE4可以起图1的第一反相器IN1的作用。

图4是根据发明构思的一些示例实施例的另一个半导体电路的框图。图4中示出的半导体电路类似于在图1中示出的半导体电路，并且因此，将省略对于与以上讨论的示例实施例的细节相同的细节的重复描述。

参考图4，根据发明构思的一些示例实施例的半导体电路包括第一电路100和第二电路200。

与在图1中示出的示例实施例中不同，图4中的半导体电路不包括锁存电路。因此，半导体电路可以起集成时钟门控电路的作用，而不是起触发器电路的作用。在图4中示出的示例实施例中，将使能信号E而不是输入数据D输入到门器件G1和G3，并且半导体电路的输出是信号ECLK。

图5是根据发明构思的一些示例实施例的另一个半导体电路的框图。图5中示出的半导体电路类似于在图1中示出的半导体电路，并且因此，将省略对于与以上讨论的示例实施例的细节相同的细节的重复描述。

参考图5，根据发明构思的一些示例实施例的半导体电路包括第一电路100、第二电路200、锁存电路300和复用器400。

与在图1中示出的半导体电路相比，图5中示出的半导体电路可以通过额外地包括用于添加扫描测试信号的复用器400来起触发器电路的作用。

图6是根据发明构思的一些示例实施例的又一个半导体电路的框图，并且图7是根据发明构思的一些示例实施例的半导体电路的电路图。图6和图7中示出的半导体电路类似于图1和图2中示出的半导体电路。因而，为简要起见，将省略对于与图1和图2中示出的示例实施例的细节相同的细节的重复描述。

参考图6和图7，半导体电路包括第一电路110、第二电路210和锁存电路300。

第一电路110类似于图1和图2中示出的第一电路100，但是进一步包括操作为扫描测试路径的电路。因此，第一电路110可以使用添加的扫描测试路径来执行扫描测试操作，同时降低和/或最小化数据路径中的改变。在图7中图示出在第一电路110中额外地安装的晶体管。

在图7中，在晶体管级别图示出具有添加的扫描测试路径的触发器电路。参考图7，添加的晶体管连接到在其处生成反相时钟信号CKB的节点，并且仅仅扫描使能信号SE或反相的扫描使能信号SIN所输入到的节点与输入数据D被施加到的节点并联连接。

图8是根据发明构思的一些示例实施例的另一个半导体电路的电路图。图8中示出的半导体电路类似于图6和图7中示出的半导体电路。因而，将省略对于与图6和图7中示出的示例实施例的细节相同的细节的重复描述。

参考图8，根据发明构思的一些示例实施例的半导体电路包括第一电路115、第二电路210以及锁存电路300。

如同图6和图7中示出的第一电路110，第一电路115包括操作为扫描测试路径的电路。因此，第一电路115可以使用添加的扫描测试路径来执行扫描测试操作，同时降低和/或最小化数据路径中的改变。除了第一电路110和第一电路115所公用的电路之外，第一电路115可以进一步包括重置信号R被输入到其以执行重置操作的晶体管116a和116b。

图9是根据发明构思的一些示例实施例的另一个半导体电路的电路图。图9中示出的半导体电路类似于图8中示出的半导体电路。因而，将省略对于图8中示出的示例实施例的细节相同的细节的重复描述。

参考图9，半导体电路包括第一电路117、第二电路210和锁存电路300。

如同图8中示出的第一电路115，第一电路117包括操作为扫描测试路径的电路。因此，第一电路117可以使用添加的扫描测试路径来执行扫描测试操作，同时降低和/或最小化数据路径中的改变。第一电路117进一步包括门控电路118。门控电路118接收扫描使能信号SE和反相的时钟信号CKB作为输入，并且执行与非运算。门控电路118被实施为从图7中示出的NMOS所修改的NAND门控电路，在此节点NET1对反相时钟信号CKB进行放电并且节点NSE被并联连接。

图10是根据发明构思的一些示例实施例的又一个半导体电路的电路图。为简要起见，将省略对于以上讨论的示例实施例的细节相同的细节的重复描述。

参考图10，根据发明构思的一些示例实施例的半导体电路包括第一电路119、第二电路210以及锁存电路300。

第一电路119进一步包括操作为扫描测试路径的电路。因此，第一电路119可以使用添加的扫描测试路径来执行扫描测试操作，同时降低和/或最小化数据路径中的改变。另外，第一电路119包括单独的反相器，该单独的反相器输出与扫描使能信号SE反相的输出信号NSE。

图11是根据发明构思的一些示例实施例的另一个半导体电路的框图，并且图12是图11中示出的半导体电路的电路图。为简要起见，将省略对于以上讨论的示例实施例的细节相同的细节的重复描述。

参考图11和图12，根据发明构思的一些示例实施例的半导体电路包括第一电路120和第二电路220。

参考图11，半导体电路不包括锁存电路，并且因此，可以起集成时钟门控电路的作用，而不是起触发器电路的作用。此外，第一电路120进一步包括操作为扫描测试路径的电路。因此，第一电路120可以使用添加的扫描测试路径来执行扫描测试操作，同时降低和/或最小化数据路径中的改变。

在图12中，在晶体管级别图示出具有添加到其的扫描测试路径的集成时钟门控电路的电路。

图13是根据发明构思的一些示例实施例的另一个半导体电路的电路图。为简要起见，将省略对于以上讨论的示例实施例的细节相同的细节的重复描述。

参考图13，半导体电路包括第一电路120和第二电路220。与图12中示出的半导体电路相比，半导体电路包括第二节点NET2的电压电平所输入到的两个晶体管的合并电路。

图14是包括根据示例实施例的一个或多个半导体电路的片上系统(SoC)系统的框图。

参考图14，SoC系统1000包括应用处理器1001和动态随机存取存储器(DRAM)1060。

应用处理器1001可以包括中央处理单元(CPU)1010、多媒体系统1020、多级互联总线(BUS)1030、存储器系统1040和外围电路1050。

CPU 1010可以执行驱动SoC系统1000所需要的操作。在一些示例实施例中，CPU 1010可以被配置在包括多个核心的多核环境中。

多媒体系统1020可以被用于在SoC系统1000中执行各种多媒体功能。多媒体系统1020可以包括3D引擎模块、视频编解码器、显示系统、相机系统、后处理器等等。

总线1030可以被用于在CPU 1010、多媒体系统1020、存储器系统1040和/或外围电路1050之间执行数据通信。在一些示例实施例中，总线1030可以具有多层结构。更详细地，总线1030的示例可以包括多层高级高性能总线(AHB)或多层高级可扩展接口(AXI)，但是示例实施例的方面不限于此。

存储器系统1040可以通过将AP 1001连接至外部存储器(例如，DRAM 1060)而提供用于高速操作的环境。在一些示例实施例中，存储器系统1040可以包括用于控制外部存储器(例如，DRAM 1060)的单独的控制器(例如，DRAM控制器)。

外围电路1050可以提供用于更平滑地将SoC系统1000连接至外部设备(例如，主板)的环境。因此，外围电路1050可以包括使得外部设备能够在连接到SoC系统1000时与SoC系统1000兼容的各种各样接口。

DRAM 1060可以起对AP 1001进行操作所需要的工作存储器的作用。如所示地，在一些示例实施例中，DRAM 1060可以在AP 1001外部。更详细地，例如，可以以层叠式封装(package on package，PoP)的形式，将DRAM 1060与AP 1001一起封装。

SoC系统1000的至少一个组件可以采用根据示例实施例的一个或多个半导体电路。

另外，SoC系统1000可以被应用于个人数字助理(PDA)、便携式计算机、web平板设备、无线电话、移动式电话、数字音乐播放器、存储卡或者可以在无线环境中发送和/或接收信息的任何电子产品。

图15是包括根据示例实施例一个或多个半导体电路的电子系统的框图。

参考图15，根据示例实施例的电子系统1100可以包括控制器1110、输入输出设备(I/O)1120、存储器设备1130、接口1140和总线1150。控制器1110、I/O 1120、存储器设备1130和/或接口1140可以通过总线1150连接到彼此。总线1150与数据通过其移动的路径相对应。

控制器1110可以包括以下中的至少一个：微处理器、数字信号处理器、微控制器以及能够具有与这些元件的功能类似的功能的逻辑元件。

I/O 1120可以包括键区、键盘、显示设备等等。

存储器设备1130可以存储数据和/或命令。

接口1140可以执行将数据发送到通信网络或从通信网络接收数据的功能。接口1140可以是有线的或无线的。例如，接口1140可以包括天线和/或有线/无线收发机等等。

尽管未示出，电子系统1100可以进一步包括高速DRAM和/或SRAM来作为改进控制器1110的操作的工作存储器。

电子系统1100可以被应用于个人数字助理(PDA)、便携式计算机、web平板设备、无线电话、移动式电话、数字音乐播放器、存储卡或者可以在无线环境中发送和/或接收信息的任何电子产品。

电子系统1100的至少一个组件可以采用根据示例实施例的一个或多个半导体电路。

尽管已经参考发明构思的示例实施例具体地示出和描述了发明构思，但本领域普通技术人员将理解的是，在不背离如所附权利要求所限定的发明构思的精神和范围的情况下，可以在形式上和细节上进行各种改变。因此期望的是，在所有方面中示例实施例被考虑为说明性的和非限制性的，对所附权利要求而不是以上描述进行参考来指示发明构思的范围。