时间数字转换系统的制作方法

【技术领域】

本发明关于一种时间数字转换系统与相关频率合成器，且特别关于一种包括时间数字转换的支援周边机制的时间转换系统与相关的频率合成器。

背景技术：

各式各样的通信系统，像是射频(rf，radiofrequency)无线通信系统，已被现代信息社会广泛运用，并扮演重要角色。现代通信系统的核心技术之一是频率(及/或时钟)合成，其是基于一频率参考时钟产生一个具有所欲频率的变量时钟，以使此变量时钟的稳定性、精确度与频谱纯净程度皆关联于频率参考时钟的表现。在通信系统的发射器中，由一本地频率合成器提供的变量时钟可作为一本地振荡载波，用以对基频(baseband)或中频(if，intermediate-frequency)信号进行升转(up-conversion)的频率转移，以形成对应的射频信号。另一方面，在接收器中，由一本地频率合成器提供的变量时钟可作为一本地振荡载波，用以将射频信号降转(down-convert)为中频/基频信号。

技术实现要素：

有鉴于此，有必要提供一种时间数字转换系统。

本发明的一实施例提供一时间数字转换系统，包含：一频率参考输入端，用以接收一频率参考时钟；一变量时钟输入端，用以接收一变量时钟，该变量时钟的频率高于该频率参考时钟的频率；一功率管理电路，耦接该频率参考输入端与该变量时钟输入端，该功率管理电路输出一延迟的频率参考时钟以及输出仅一个该变量时钟的单一脉冲，该单一脉冲领先于该延迟的频率参考时钟的一转态处；一时间数字转换器，耦接该功率管理电路，用以产生一数字转换输出。

本发明的另一实施例提供一时间数字转换系统，包含：一频率参考输入端，用以接收一频率参考时钟；一变量时钟输入端，用以接收一变量时钟，该变量时钟的频率高于该频率参考时钟的频率；一功率管理电路，耦接该频率参考输入端与该变量时钟输入端，该功率管理电路输出一延迟的频率参考时钟与该变量时钟的单一脉冲，该单一脉冲领先于该延迟的频率参考时钟的一转态处，其中当响应该频率参考时钟与该延迟的频率参考时钟而产生一第一门闩信号时，以及当该第一门闩信号由一第二电平转态至一第一电平且该变量时钟为第一电平时，产生一第二门闩信号以提供该变量时钟的该单一脉冲。

上述时间数字转换系统可有效减少功率消耗。

【附图说明】

图1示意的是对一变量时钟与一频率参考时钟的相位进行数字追踪的实施例。

图2示意一时间数字转换器的实施例。

图3与图4分别示意本发明一实施例的频率合成器及其运作。

图5与图6分别示意本发明一实施例的频率合成器及其运作原理。

图7与图8分别本发明一实施例的频率合成器及其运作。

图9示意的是依据本发明一实施例的频率合成器。

图10示意的是图9中本发明功率管理电路的一实施例。

图11示意的是图9中本发明功率管理电路的一实施例。

图12举例示意图11中功率管理电路依据本发明一实施例的各种运作。

图13绘示的是依据本发明一实施例实现图11中电平感测电路的示意图。

【具体实施方式】

请参考图1，其所示意的是对两时钟ckv与fref的相位进行数字追踪的概念性实施例，以使得时钟ckv的频率为时钟fref的频率乘以一频率指令字符fcw。亦即，借着设定一相应的频率指令字符fcw，就可基于时钟fref而产生一个具有预期频率的时钟ckv。时钟fref是一个周期为tr的频率参考时钟。时钟ckv则是一个周期为tv的变量时钟，其由一振荡器10产生，例如一数字控制振荡器(dco，digitallycontrolledoscillator)。为进行频率合成，振荡器10会被微调以使时钟ckv锁定一时钟ckr，让时钟ckv的频率趋近时钟fref与频率指令字符fcw的乘积，也就是使平均的周期tv等于tr/fcw。频率指令字符fcw可以泛指一实数，具有一整数部份与一小数部份；在图1的例子中，频率指令字符fcw为9/4，其整数部份为2，小数部份则等于1/4。

为了要数字地计量时钟ckv的相位，可提供一信号(如一数字字符)phv[i]。信号phv[i]可视为一变量相位信号，其是在时钟ckv的每个重点转态处(例如升缘)累计一单位计数；亦即，phv[i+1]＝phv[i]+1，下标i为一时序标记，代表时钟ckv的第i个重点转态处。也就是说，随着时间推移，变量相位信号phv[i]会累计时钟ckv的周期数，以周期tv为单位来反映时钟ckv的相位。信号phv[i]的值为整数，因为其是由整数累计而得。

为了要数字地计量时钟fref的相位，时钟fref的相位信息会在时钟ckv的重点转态处同步呈现，以使时钟fref的相位信息可以和信号phv[i]相互比较，因为信号phv[i]亦是在时钟ckv的重点转态处更新。因此，时钟fref会被一重定时器12(如一触发器)重定时为时钟ckr。重定时器12用以在时钟ckv的每个重点转态处对时钟fref进行重定时，据以提供时钟ckr(即一重定时参考时钟)，使时钟ckr的各转态处会和时钟ckv的一重点转态处对齐。响应时钟ckr的触发，可提供一信号phr[k]以数字地反映时钟fref的相位。信号phr[k]为一参考相位信号，其在时钟ckr的每个重点转态处累计频率指令字符fcw，亦即phr[k+1]＝phr[k]+fcw，下标k为时序标记，代表时钟ckr的第k个重点转态处。

依据频率合成的预期关系，时钟fref的周期tr应为时钟ckv的周期tv乘以频率指令字符fcw，因此，在时钟ckr的各个周期累计频率指令字符fcw，便是用来以周期tv为单位反映时钟fref的相位。由于频率指令字符fcw可以有一小数部份，信号phr[k]也可以有一小数部份。

因为时钟ckr被时钟ckv重定时，时钟ckr的各个重点转态处会和时钟ckv中的一重点转态处对齐，而信号phv[k]，也就是信号phv[i]在时钟ckr的第k个重点转态处的值，即可和信号phr[k]相互比较。在图1的例子中，信号phv[i0]与信号phr[k0]对齐，信号phv[i0+3]＝phv[k0+1]即会同步于信号phr[k0+1]，以此类推。如图1所示，在时钟ckv的触发下将时钟fref重定时为时钟ckr会导致一误差e[k]，代表时钟fref的一重点转态处至时钟ckv的次一重点转态处(即在时钟fref的该重点转态处之后最接近的时钟ckv重点转态处)之间的时间差(相位误差)。

在图1的例子中，当时钟ckv依据预计的关系tv＝tr/fcw而锁定时钟fref时，每四个周期tr会对齐九个周期tv，因为fcw＝9/4。亦即，将频率指令字符fcw累计四次等于将单位计数累计九次，因为fcw*4＝(9/4)*4＝1*9。假设时钟fref与ckv的重点转态处在时间标记k0对齐而使信号phr[k0]与phv[i0]相等，则在时钟ckr的四个循环后，时钟fref与ckv的重点转态处会再度对齐，而信号phr[k0+4]的值也会符合信号phv[i0+9](即phv[k0+4])的值，因为phr[k0+4]＝phr[k0]+fcw*4，且phv[i0+9]＝phv[i0]+1*9。另一方面，由于频率指令字符fcw有小数部份，即使时钟ckv已锁定时钟fref，但在时间标记k0至(k0+4)间的每个时间标记k下，时钟fref的一重点转态处至时钟ckv的次一重点转态处间的时间差仍会是非零的；此时间差会被反映为信号phv[k]与phr[k]的数值差。举例而言，当时钟ckv锁定时钟fref时，在时间标记(k0+1)，时钟fref的重点转态处会以(3/4)*tv的时间差领先于时钟ckv的次一重点转态处，而信号phv[k0+1]与phr[k0+1]间的数值差(phv[k0+1]-phr[k0+1])＝(3-9/4)＝3/4即反映了此时间差。类似地，在时间标记(k0+2)下，在时钟fref与ckv的重点转态处间未对齐的时间差(1/2)*tv会反映为(phv[k0+2]-phr[k0+2])＝(5-18/4)＝2/4＝1/2。

随着时间标记k与时俱进，信号phv[k]与phr[k]的差异(phv[k]-phr[k])会周期性规律地变化，以周期tv为单位反映时钟fref与ckv间的确定性(非随机)时间差(即两时钟在重点转态处之间的时间差)(相位误差)。因此，差异(phv[k]-phr[k])成为误差e[k]的确定性部份，其所反映的是由频率指令字符fcw的小数部份所导致的规律相位差。亦即，当时钟ckv锁定时钟fref，误差e[k]会等于(phv[k]-phr[k])，或等效地，phr[k]+e[k]-phv[k]＝0。

在时钟fref的重点转态处至时钟ckv的次一重点转态处间的规律性未对齐差异会落在一周期tv的范围内；等效而言，差异(phv[k]-phr[k])，即误差e[k]的确定性部份，会是一个小数(或等于零)。既然信号phv[k]为整数，误差e[k]的确定性部份会关联于信号phr[k]的小数部份。就实际应用而言，误差e[k]还包括一随机本质的变动部份，反映噪声(如振荡器10的噪声)导致的随机相位误差。

更一般化地，假设频率指令字符可表示为nv/nr，nv与nr均为整数但nv并非nr的整数倍，则误差e[k]的确定性部份会在时钟ckr的每nr个周期规律性地重复，亦即，误差e[k]与e[k+nr]的确定性部份相等，且可依据频率指令字符fcw的累计值(即信号phr[k])的小数部份与信号phv[k]予以预测。假设在时间标记k0时信号phv[k0]与phr[k0]相等，若调整振荡器10以使信号phr[k]的整数部份每间隔时钟ckr的nr个周期(即在时间标记k0、(k0+nr)等等)便和整数信号phv[k]相符，即暗示了频率锁定的达成。不过，由于时钟ckr的nr个周期会涵盖许多个时钟ckv的周期，若不能在时钟ckr的每nr个周期内完整监控误差e[k]，时钟ckv的周期tv便会浮动漂移。为达成精细的相位锁定，可采用一时间数字转换器，以在时钟ckr的每个周期数字地侦测误差e[k]，使振荡器10能依据时间数字转换器的数字转换输出而被调整，以确保(phr[k]+e[k]-phv[k])会在每个时间标记k均趋近零。

请参考图2，其所示意的是一时间数字转换器20的实施例。时间数字转换器20耦接于两输入端22a与22b，分别接收两信号tdc_in与ref_in；时间数字转换器20亦输出一信号et[k]以作为一数字转换输出。当时间数字转换器20被用以侦测图1中的误差e[k]时，时钟fref与ckv分别被接收为信号ref_in与tdc_in。较佳地，时间数字转换器20用以将信号ref_in的一重点转态处16b与信号tdc_in的次一重点转态处16c间的时间差dt数字化(量化)，使误差e[k]可由数字信号et[k]代表。一实施例中，时间数字转换器20是一符合因果(causal)的系统；故其不能在信号ref_in的升缘16b预见信号tdc_in的次一升缘16c。因此，所欲的误差量测是从周期tv中减去时间tr而间接地达成。一实施例中，在信号tdc_in的重点转态处16a与信号ref_in的后续重点转态处16b间的上升时间tr会被量测与量化；既然dt＝(tv-tr)，误差e[k]可推导为：e[k]＝(dt/tv)＝(1-(tr/tv))。在此实施例中，时间数字转换器20并未直接产生误差e[k]，而是时间tr的量化值，其会被除以周期tv，或是乘以1/tv_avg，其中，平均周期tv_avg是变量时钟ckv的周期tv的长期平均。因此，时间数字转换的直接输出即为tr/tv的量化值，对应于误差e[k]的负值。如本领域的技术人员可了解的，在加法器50的输入(于图3中讨论)中改变正负号，即可容易地达成负值运算。如此，将两输入信号ref_in与tdc_in间的差异时间tr最小化，等效上就是将误差e[k]极大化(但其值不会大于1)。在算式(1-e[k])中，由于常数1可在相位锁定回路系统(pllsystem)中轻易地被吸收，故(1-e[k])可方便地记为(-e[k])。亦即，针对信号ref_in的重点转态处16b与信号tdc_in的两相邻重点转态处16a与16c，重点转态处16b与后续重点转态处16c间的时间差异可用误差e[k]代表，重点转态处16b和前一重点转态处16a间的时间差异则可用误差(-e[k])代表，两者皆可用来追踪信号ref_in与tdc_in间的时间差(相位差)，故可视应用的方便选择运用。

时间数字转换器20的一实施例包括有多个(l个)串接的延迟单元18(例如反相器)，多个由信号ref_in触发的触发器24，以及一码缘侦测器(codeedgedetector)26。各延迟单元18可在信号tdc_in中引入一单位延迟时间t_inv，并输出至一对应的触发器24与次一延迟单元18。当信号ref_in的重点转态处触发各触发器24而取得一个由比特q(1)、q(2)...q(l)形成的数码时，重点转态处16a的发生会被反映为比特q(1)至q(l)间的码缘(codeedge)；据此，码缘侦测器26便会以单位延迟时间t_inv为单位而量化上升时间tr，并输出为信号et[k]。亦即，时间数字转换器20的时间量化解析度取决于各延迟单元18的单位延迟时间t_inv。延迟单元18的总数l则决定了时间数字转换器20的量测范围，此时间数字转换范围可估算为l*t_inv。短于此时间数字转换范围的时间间隔可以被侦测，而长于此时间数字转换范围的时间间隔就无法被时间数字转换器20侦测出来。当时间数字转换器20被用来侦测图1中的误差e[k]，时间数字转换的范围应该完整涵盖一个周期tv。

为了要以更精细的解析度侦测误差e[k]以使时钟ckv的特性更佳，单位延迟时间t_inv应远小于周期tv。连带地，时间数字转换器20需要的延迟单元18的总数l就会变的极多，以使时间数字转换范围足以涵盖周期tv。举例而言，要以7ps(1ps为百万分之一秒的百万分之一)涵盖2.4ghz的周期，大约需要60个延迟单元18以实现时间数字转换器20。所用的延迟单元18越多，消耗的功率越大，其所导致的供电干扰(例如供应电压的变动及/或降低)也越严重。要将严重的供电干扰稳定下来，就需使用大面积的去耦电容，为实现一有效的时间数字转换器所需占用的面积也就会因而增加。再者，严重的供电干扰也会使时间数字转换的线性度降低，因为单位延迟时间t_inv会随供应电压变动而漂移。因此，需要有支援的周边技术以降低所需的延迟单元数目，并增进时间数字转换的线性度。

请参考图3，其所示意的是依据本发明一实施例的频率合成器30。频率合成器30包括有一个用以接收一频率指令字符fcw的频率指令字符输入端32a、一个用以接收一频率参考时钟fref的频率参考输入端32b、一参考相位累计器34、一变量相位累计器36、一回路滤波器38、一振荡器10、一相位平移器46、一平移控制器42、一时间数字转换器40、一加法器50与一重定时器12。振荡器10用以依据一振荡器调整字符otw而提供一变量时钟ckv，例如一射频时钟，以使变量时钟ckv的频率会在变量时钟ckv锁定频率参考时钟fref时等于频率指令字符fcw乘以频率参考时钟fref。

重定时器12耦接振荡器10与频率参考时钟fref，用以在变量时钟ckv的重点转态处(例如升缘)对频率参考时钟fref重定时，以提供一重定时参考时钟ckr。参考相位累计器34经由频率参考输入端32b耦接频率参考时钟fref，用以依据频率参考时钟fref的各周期(例如说在重定时参考时钟ckr的各重点转态处)累计频率指令字符fcw，据以提供一参考相位信号phr[k]。在图3中，参考相位信号phr[k]可分解为一小数部份phrf[k]与一整数部份phri[k]。变量相位累计器36耦接振荡器10，用以累计变量时钟ckv的周期数，据以提供一变量相位信号phv[k]。

相位平移器46耦接于振荡器10与平移控制器42，用以依据一平移控制信号sel而改变变量时钟ckv的相位，据以提供一平移变量时钟ckv’。或者，相位平移器46可由变量时钟ckv的多个相位中选择其一以进行相位改变。该多个相位可于相位平移器46内部产生。时间数字转换器40的功能类似于图2所示的时间数字转换器20；时间数字转换器40耦接相位平移器46与频率参考输入端32b，用以将频率参考时钟fref与平移变量时钟ckv’分别接收为信号ref_in与tdc_in，并依据频率参考时钟fref与平移变量时钟ckv’间的时间差提供一小数误差修正信号phf1[k]。亦即，时间数字转换器40是用以侦测(量化)频率参考时钟fref的一重点转态处与平移变量时钟ckv’的前一重点转态处间的时间差，并以一信号et[k]反映侦测到的时间差；而小数误差修正信号phf1[k]则是以变量时钟ckv的周期tv为单位计量该时间差，其是将信号et[k]正规化至一平均周期tv_avg而得；其中，平均周期tv_avg是变量时钟ckv的周期tv的长期平均，因为周期tv可泛指一时变量。

为和相位平移器46协同运作，平移控制器42耦接相位平移器46，用以提供平移控制信号sel与另一小数误差修正信号phf2[k]。加法器50耦接变量相位累计器36、参考相位累计器34、平移控制器42与时间数字转换器40，用以依据参考相位信号phr[k]、变量相位信号phv[k]及小数误差修正信号phf1[k]与phf2[k]的数值组合(phr[k]+phf1[k]+phf2[k]-phv[k])提供一信号phe[k]。回路滤波器38耦接于振荡器10与加法器50之间，用以依据信号phe[k]提供振荡器调整字符otw。经由振荡器调整字符otw，振荡器10等效上即是依据参考相位信号phr[k]、变量相位信号phv[k]及小数误差修正信号phf1[k]与phf2[k]而调整变量时钟ckv的周期长短。

请参考图4，其所示意的是频率合成器30依据本发明一实施例的时间数字转换运作。相位平移器46(图3)用以在变量时钟ckv与平移变量时钟ckv’之间引入一相位平移量phoffset。由于此相位平移量phoffset，频率参考时钟fref与前一变量时钟ckv间的误差(1-e[k])会缩减为较小的误差(1-e’[k])，也就是减小频率参考时钟fref与平移变量时钟ckv’间的差异时间；其中，-e[k]＝-e’[k]+phoffset。换言之，相位平移量phoffset是用以使频率参考时钟fref的重点转态处与平移变量时钟ckv’的前一重点转态处间的时间差远小于变量时钟ckv的一个周期tv；亦即，使误差-e’[k]不会大于周期tv的一部分。由于平移变量时钟ckv’与频率参考时钟fref分别被接收为信号tdc_in与ref_in，故时间数字转换器只需量化一个明显小于周期tv的误差-e’[k]。亦即，时间数字转换器40的时间数字转换范围只需涵盖单一周期tv的一部份，不需完整涵盖整个周期tv。等效而言，时间数字转换器40是当平移变量时钟ckv’的一重点转态处与频率参考时钟fref的一重点转态处均发生于时间数字转换范围的近接处时才进行响应；当平移变量时钟ckv’的一重点转态处与频率参考时钟fref的一重点转态处未发生于时间数字转换范围的近接处时，时间数字转换器不需进行响应。既然时间数字转换范围可被缩减，时间数字转换器40只需数目较少的延迟单元；因此，不需牺牲时间数字转换的解析度，时间数字转换器40的硬件复杂度、功率消耗、占用的布局面积、供电干扰与非线性度亦可被有效降低。

如图1所讨论，误差e[k]包括一时变但可预测的确定性部份，对应于(phr[k]-phv[k])。基于误差-e[k]中规律变化的确定性部份，平移控制器42会动态地以平移控制信号sel设定相位平移量phoffset，使相位平移量可从误差-e[k]的确定性部份中减除而形成误差-e’[k]。举例而言，当误差-e[k]的确定性部份预计将落在1/4(等效于90度的相位)至1/2(180度)的范围内时，相位平移量phoffset可被设定为90度(等效于1/4)，使误差-e’[k]会维持在0至1/4的范围内。类似地，随时间推移，当误差-e[k]的确定性部份将进入1/2至3/4的范围内时，相位平移量phoffset也随之被设定为180度(也就是周期tv的1/2)，使误差-e’[k]仍维持在0至1/4的范围中。为补偿被减除的相位平移量phoffset，平移控制器42会向加法器50注入小数误差修正信号phf2[k]，以反映相位平移量phoffset；由于小数误差修正信号phf1[k]代表量化的误差-e’[k]，故误差-e[k]可计算为：-e[k]＝(phf1[k]+phf2[k])，对应于-e[k]＝(-e’[k]+phoffset)。如此，当振荡器10调整变量时钟ckv的周期以将信号phe[k]最小化时(也就是将(phr[k]-phv[k]+e[k])＝(phr[k]-phv[k]+phf1[k]+phf2[k])最小化时，此处假设为第二类相位锁定回路)，即可达成频率合成。换言之，频率合成器30可比拟为一全数字相位锁定回路(adpll，all-digitalphaselockloop)。

一实施例中，整数的变量相位信号phv[k]为一定点(fixedpoint)数字字符，由wi个比特形成。参考相位信号phr[k]亦为一定点数字字符，由(wi+wf)个比特形成，包括一wi个比特的整数部份与一wf个比特的小数部份。两小数误差修正信号phf1[k]与phf2[k]可分别用wf个比特的定点数字字符来代表小数。信号phe[k]为一个带有正负号(signed)的定点数字字符，具有(wi+wf)个比特，包括一wi个比特的整数部份与一wf个比特的小数部份。

请参考图5，其举例示意本发明一实施例的相位平移器46。在图5中，相位平移器46包括一分频器44与一相位选择器48。分频器44耦接振荡器10，用以对变量时钟ckv进行分频，以依据变量时钟ckv提供多个相位相异的候选平移时钟ckvp(1)、ckvp(2)、...、ckvp(n)至ckvp(np)。举例而言，候选平移时钟ckvp(n)的相位与候选平移时钟ckvp(1)的相位可相差(n-1)*360/np度。相位选择器48耦接分频器44与平移控制器42，用以依据平移控制器42的平移控制信号sel而从候选平移时钟ckvp(1)至ckvp(np)中选出其一以作为平移变量时钟ckv’。

一实施例中，分频器44用以将变量时钟ckv的频率除以二，据以提供四个正交相位(quadraturephase)的候选平移时钟ckvp(1)至ckvp(4)；亦即，候选平移时钟ckvp(n)与变量时钟ckv间相差90*(n-1)度的相位平移量，对于n＝1至4。请参考图6，其所示意的是基于正交相位的时间数字转换运作。原本，误差-e[k]的完整分布范围为360度(即变量时钟ckv的一个周期tv)，但由于四正交相位的其中之一会被选为平移变量时钟ckv’，故误差-e[k]的范围会被映射至误差-e’[k]的较小范围，其仅为90度，即周期tv的四分之一。

举例而言，在依据参考相位信号phr[k]的小数部份phrf[k]预测到误差-e[k]将进入由0至90度的范围s0时，平移控制器42会将候选平移时钟ckvp(1)选为平移变量时钟，使误差-e’[k]亦会在0至90度的范围中；平移控制器42也会将等效于0度的小数误差修正信号phf2[k]注入至加法器50。当误差-e[k]预计进入90度至180度的范围s1时，平移控制器42会改将90度相位的候选平移时钟ckvp(2)选为平移变量时钟ckv’，使误差-e’[k]仍被限制于0至90度的范围内。对应地，平移控制器42亦会将一等效于90度(以周期tv为单位时即1/4)的小数误差修正信号phf2[k]注入至加法器50。

类似地，当误差-e[k]将要进入至180度至270度的范围s2时，和候选平移时钟ckvp(1)相差180度的候选平移时钟ckvp(3)会被选出，使误差-e’[k]仍维持于0至90度的范围；等效于180度(数值1/2)的小数误差修正信号phf2[k]亦会被注入至加法器50。当误差-e[k]预计将要进入至270度至360度的范围s3时，与候选平移时钟ckvp(1)相差270度的候选平移时钟ckvp(4)会被选出，让误差-e’[k]仍可维持于0至90度的范围；为补偿从误差-e[k]中被减除的270度相位平移量，等效于270度的小数误差修正信号phf2[k]会被注入至加法器50。

如图5所示，因为时间数字转换器40用以侦测误差-e’[k]而非误差-e[k]，故时间数字转换器40的时间数字转换范围仅需涵盖0至90度，即变量时钟ckv的周期tv的四分之一，而非完整的一个周期tv。

由图3至图6的实施例可知，本发明可为时间数字转换器40提供支援周边，包括相位平移器46与平移控制器42。由于误差-e[k]中规律时变的确定性部份可基于参考相位信号phr[k]的小数部份而予以预测，故可动态地设定一对应的相位平移量phoffset，并将其从误差-e[k]中减除以提供另一误差-e’[k]，使误差-e’[k]的分布范围小于一个完整的周期tv。因此，时间数字转换器40所需的时间数字转换范围便可缩小，使时间数字转换器40可受益于较低的硬件复杂度(例如较少的延迟单元及/或去耦电容)、较低的功率消耗、较小的布局面积、较低的供电干扰，并可增进时间数字转换的线性度，而不需牺牲时间数字转换的解析度。平移控制器42可用数字逻辑电路实现。

请参考图7，其所示意的是依据本发明一实施例的频率合成器60。类似于图3所示的频率合成器30，图7中的频率合成器60包括有一个用以接收一频率指令字符fcw的频率指令字符输入端32a、一个用以接收一频率参考时钟fref的频率参考输入端32b、一参考相位累计器34、一变量相位累计器36、一回路滤波器38、一振荡器10、一平移控制器62、一相位平移器66、一时间数字转换器40、一加法器50与一重定时器12。振荡器10依据一振荡器调整字符otw提供一变量时钟ckv，例如一射频时钟，以在变量时钟ckv锁定频率参考时钟fref时使变量时钟ckv的频率等于频率指令字符fcw乘以频率参考时钟fref的频率。在频率合成器60中，参考相位累计器34、变量相位累计器36、时间数字转换器40、加法器50与重定时器12的运作与功能可由图3频率合成器30中的相同元件推论得知。变量相位累计器36耦接振荡器10，用以在变量时钟ckv的各重点转态处累计一单位计数，据以提供一变量相位信号phv[k]。依据重定时器12的重定时参考时钟ckr，参考相位累计器34响应重定时参考时钟ckr的重点转态处而累计频率指令字符fcw，以提供一参考相位信号phr[k]。

相位平移器66，例如一数字时间转换器(dtc，digital-to-timeconverter)，耦接于频率参考输入端32b与时间数字转换器40，用以依据一平移控制信号sel延迟频率参考时钟fref(或改变其相位)，据以提供一平移参考时钟fref’。变量时钟ckv与平移参考时钟fref’分别作为信号tdc_in与ref_in而输入至时间数字转换器40，故时间数字转换器40侦测(量化)的是介于平移参考时钟fref’的一重点转态处与变量时钟ckv的前一重点转态处之间的误差-e’[k](时间差)，并据以提供一小数误差修正信号phf1[k]作为响应。为与相位平移器66协同运作，平移控制器62(例如一数字时间转换补偿器)耦接于相位平移器66与加法器50，用以依据参考相位信号phr[k]的小数部份phrf[k]而提供一平移控制信号(如一转换数字控制)sel与另一小数误差修正信号phf2[k]。在平移控制器62与相位平移器66的支援下，时间数字转换器40的时间数字转换范围会小于变量时钟ckv周期tv的一部分。

请参考图8，其所示意的是相位平移器66、平移控制器62与时间数字转换器40的协同运作情形。在频率参考时钟fref的一重点转态处与变量时钟ckv的前一重点转态处间有误差-e[k]，而相位锁定即需要此误差-e[k]的相关信息；对此，平移控制器62会依据参考相位信号phr[k]的小数部份动态地调整平移控制信号sel与小数误差修正信号phf2[k]，使平移控制信号sel与小数误差修正信号phf2[k]可追随误差-e[k]的确定性部份而更新。相位平移器66用以使频率参考时钟fref的相位改变(等效上即延迟)一相位平移量phdelay；此相位平移量phdelay是依据平移控制信号sel所设定，其是用以使平移参考时钟fref’的一重点转态处与变量时钟ckv的前一重点转态处之间的误差-e’[k]小于周期tv的一部分，亦小于等于误差-e[k]。等效地，相位平移量phdelay会误差-e[k]中被减除而形成误差-e’[k]。因为时间数字转换器40仅需量化较小的误差-e’[k]而非误差-e[k]，故时间数字转换器40可受益于较小的时间数字转换范围。小数误差修正信号phf2[k]用以补偿减除的相位平移量phdelay，如图7与图8所示。

举例而言，当误差-e[k]在1/4至1/2的范围中，平移控制器62可将相位平移量phdelay较佳地设定为(1/4)*tv，使时间数字转换器40所需量测的误差-e’[k]会介于0至1/4的范围。当误差-e[k]在1/2至3/4的范围中，平移控制器62可改将相位平移量phdelay较佳地设定为(1/2)*tv，使时间数字转换器40所需量测的误差-e’[k]仍维持在0至1/4的范围，而非0至1的完整范围。因为时间数字转换器40是在变量时钟ckv的一转态处与平移参考时钟fref’的一转态处发生在时间数字转换范围的近接处时进行响应，当变量时钟ckv的一转态处与平移参考时钟fref’的一转态处未发生在时间数字转换范围的近接处时则不进行响应，故时间数字转换器40的硬件复杂度(如所需的延迟单元数目)可有效降低，有助于功率消耗的减少、供电干扰的降低与线性度的改进。

一实施例中，频率参考时钟fref的频率远低于射频变量时钟ckv的频率，故相位平移器66仅需于低速运作。一实施例中，相位平移器66以一数字时间转换器实现，用以将数字的平移控制信号sel(即转换数字控制)转换为相位平移量phdelay(即一延迟时间)。此数字时间转换器可用数字可编程延迟线(digitallyprogrammabledelayline)实现。为确保适当抗扰性(immunity)以对抗制程、供电电压与温度变异，频率合成器60可包括数字时间转换器的相关校正机制及/或程序。

在图3、图5与图7的实施例中，振荡器10是经微调的振荡器；其经调整以使变量时钟ckv得以追踪频率参考时钟fref。由加法器50提供的信号phe[k]会经由回路滤波器38回授至振荡器10，使变量时钟ckv得以被进一步更好地微调。一实施例中，回路滤波器38是一数字低通滤波器。回路滤波器38可用有限脉冲响应(fir，finiteimpulseresponse)滤波器与无限脉冲响应(iir，infiniteimpulseresponse)滤波器组合架构而成。举例而言，一实施例中，回路滤波器38线性地组合信号phe与信号phe的累计值而提供振荡器调整字符，使频率合成器为第二类回路。

在图3、图5与图7的实施例中，时间数字转换器40接收高速的平移变量时钟ckv’(图3与图5)或变量时钟ckv(图7)作为信号tdc_in，并接收低速的频率参考时钟fref(图3与图5)或平移参考时钟fref’(图7)作为信号ref_in。时间数字转换器40量化信号tdc_in与ref_in的间的时间差，并在信号ref_in的各重点转态处更新小数误差修正信号phf1[k]。然而，不论小数误差修正信号phf1[k]是否被触发更新，时间数字转换器40都会持续地接收高速触变(toggling)的信号tdc_in。高速触变会消耗许多功率，导致严重的供电干扰，并连带使时间数字转换的线性度劣化。为解决此难点，本发明以一功率管理机制来抑制信号tdc_in中非必要的脉冲，仅保留领先于信号ref_in的次一重点转态处最接近的单一脉冲，据此降低功率消耗与供电干扰，而正常的时间数字转换也不会受到影响。

请参考图9，其所示意的是依据本发明一实施例的频率合成器70。类似于频率合成器30与60，频率合成器70包括用以接收一频率指令字符fcw的频率指令字符输入端32a、用以接收一频率参考时钟fref的频率参考输入端32b、用以产生一变量时钟ckv的振荡器10、用以在变量时钟ckv的各重点转态处对频率参考时钟fref进行重定时以提供一重定时参考时钟ckr的重定时器12、依据重定时参考时钟ckr累计频率指令字符fcw以提供一参考相位信号phr[k]的参考相位累计器34、在变量时钟ckv的各重点转态处累计单位计数以提供一变量相位信号phv[k]的变量相位累计器36、用以量化信号tdc_in与ref_in间的时间差并据以提供一小数误差修正信号phf1[k]的时间数字转换器80、用以提供信号phe[k]的加法器50，以及回路滤波器38，用以响应信号phe[k]而向振荡器10提供一振荡器调整字符otw。

再者，频率合成器70更包括一个用以接收一信号tdc_in0的变量时钟输入端78a、一个用以接收一信号ref_in0的频率参考输入端78b、一平移控制器72、一相位平移器76与一功率管理电路74。平移控制器72用以依据参考相位信号phr[k]的小数部份phrf[k]而提供另一小数误差修正信号phf2[k]与一平移控制信号sel，使加法器50能将数值差(phr[k]-phv[k])与数值和(phf1[k]+phf2[k])相加而提供信号phe[k]。相位平移器76耦接平移控制器72，用以改变变量时钟ckv或频率参考时钟fref的相位，而信号tdc_in0与ref_in0就分别依据变量时钟ckv与频率参考时钟fref而提供。功率管理电路74耦接变量时钟输入端78a与频率参考输入端78b，并输出信号ref_in与tdc_in；其中，信号tdc_in被提供为信号tdc_in0中的单一脉冲，其领先于信号ref_in的次一重点转态处。

一实施例中，平移控制器72与相位平移器76的协同运作类似于平移控制器42与相位平移器46(图3)的协同运作；相位平移器76响应平移控制信号sel而将变量时钟ckv的相位改变一相位平移量phoffset，并据此提供平移变量时钟ckv’作为信号tdc_in0。平移控制器72注入小数误差修正信号phf2[k]以补偿相位平移量phoffset，而频率参考时钟fref则被供应至功率管理电路74以作为信号ref_in0。

另一实施例中，平移控制器72与相位平移器76的协同运作则类似于平移控制器62与相位平移器66(图7)的协同运作；相位平移器76依据平移控制信号sel而将频率参考时钟fref延迟一相位平移量phdelay，据此提供一平移参考时钟fref’以作为信号ref_in0。平移控制器72注入小数误差修正信号phf2[k]以补偿相位平移量phdelay，而变量时钟ckv则被提供至功率管理电路74以作为信号tdc_in0。

经由平移控制器72与相位平移器76的协同运作，信号tdc_in0与ref_in0间的时间差(即误差-e’[k])便会分布在一个小于完整周期tv的范围内。

请参考图10，其所示意的是依据本发明一实施例的功率管理电路74a，其可用以实现图9所示的功率管理电路74。功率管理电路74a包括两逻辑门82a与82b，以及一延迟器(延迟元件)82c。逻辑门82a于两输入端耦接信号ref_in0与ref_in，用以依据信号ref_in0与ref_in间逻辑运算(如对信号ref_in0与信号ref_in的反相作及运算)的结果提供一门闩(gating)信号con。延迟器82c耦接信号ref_in0与逻辑门82a，用以将信号ref_in0延迟一延迟时间tdelay而提供信号ref_in。逻辑门82b于其两输入端分别耦接门闩信号con与信号tdc_in0，用以依据信号tdc_in0与门闩信号con间及运算的结果而提供信号tdc_in。

当信号ref_in0在一重点转态处84a由逻辑0转态至逻辑1，逻辑门82a用以将门闩信号con设定为逻辑1；当信号ref_in在重点转态处84b由逻辑0转态至逻辑1，逻辑门82a用以将门闩信号con设定回逻辑0。如此，门闩信号con就会在重点转态处84a与84b之间的延迟时间tdelay中维持一逻辑1的窗口。当门闩信号con为逻辑0时，逻辑门82b用以抑制信号tdc_in0中的脉冲；当门闩信号con为逻辑1时，逻辑门82b用以追随信号tdc_in0而为信号tdc_in提供单一脉冲86a，其会领先于次一重点转态处84b。换言之，当依据信号tdc_in0提供信号tdc_in时，只有单一脉冲86a会保留在信号tdc_in中，信号tdc_in0中的其他非必要脉冲，例如脉冲86b与86c，均会被门闩信号con抑制。信号ref_in与tdc_in会被传输至时间数字转换器80，而当时间数字转换器80针对脉冲86a的重点转态处84c与信号ref_in的次一重点转态处84b间的时间间隔tha侦测(量化)对应的时间差时，即可取得误差-e’[k]。

借着抑制非必要脉冲并在信号ref_in的次一重点转态处之前保留单一脉冲，即可避免对时间数字转换器80的高速触变，亦不会影响时间数字转换器80的正常功能；因此，功率消耗可以有效降低，时间数字转换的线性度也会因供电干扰被抑制而随之提高。在信号ref_in的重点转态处84b之后，不论信号tdc_in中是否出现另一(或数个)其他脉冲(例如脉冲86d)，时间数字转换器80的正确运作都不会受影响，因为时间间隔tha会在重点转态处86d之前就被测量(更新)。不过，信号tdc_in中的其他脉冲，会对电压供应网路的运作造成负面影响，故这些脉冲是非理想而应尽量闸除的。

由于平移控制器72与相位平移器76的协同运作，信号tdc_in0与ref_in0间误差-e’[k]的长短会落在比一周期tv还短的时间数字转换范围内，而延迟时间tdelay可被设定为小于周期tv。反之，若误差-e’[k]的长短分布在一个完整周期tv中，延迟时间tdelay就必须比周期tv还长，以确保延迟时间tdelay的窗口能在误差-e’[k]较长的持续时间状况下仍可在信号tdc_in中捕捉到至少一个重点转态处。然而，若延迟时间tdelay长于周期tv，其窗口会倾向于在信号tdc_in中捕捉多个脉冲，而时间数字转换的线性度也就因此而降低，因为重点转态处84b之前的多余脉冲会在测量时间间隔tha时导致较高的供电干扰。

对于延迟时间tdelay的适当设定值，延迟时间tdelay的下限是时间数字转换范围，而其上限的设定则是要在重点转态处84b之前避免过多脉冲。因此，延迟时间tdelay的可容许变异是正负(tv/2-tc)/2，其中tc即代表时间数字转换范围。

请参考图11与图12；图11示意的是依据本发明一实施例的另一功率管理电路74b，而图12示意的则是功率管理电路74b在两种不同状况下的运作。功率管理电路74b可用以实现图9所示的功率管理电路74。功率管理电路74b包括两个逻辑门82a与82b、一延迟器82c与一电平感测电路82d。逻辑门82a的两输入端分别耦接信号ref_in0与ref_in，用以依据信号ref_in0与ref_in间逻辑运算的结果提供一门闩信号con。延迟器82c耦接信号ref_in0与逻辑门82a，用以将信号ref_in0延迟一延迟时间tdelay而提供信号ref_in。电平感测电路82d的两输入端耦接信号tdc_in0与门闩信号con，用以依据信号tdc_in0与门闩信号con而提供另一门闩信号con’。逻辑门82b的两输入端耦接门闩信号con’与信号tdc_in0，用以依据信号tdc_in0与门闩信号con’间与运算的结果提供信号tdc_in。

如图12所示，当信号ref_in0在重点转态处84a由逻辑0转态为逻辑1，逻辑门82a用以将门闩信号con设定为逻辑1；当信号ref_in在重点转态处84b由逻辑0转态为逻辑1，逻辑门82a用以将门闩信号con设定回逻辑0。如图12的状况1所示，当门闩信号con在转态处90a由逻辑0转态为逻辑1时，若信号tdc_in0为逻辑0，则电平感测电路82d用以在转态处90b将门闩信号con’设定为逻辑1。另一方面，如图12的状况2所示，当门闩信号con在转态处90a由逻辑0转态为逻辑1时，若信号tdc_in0为逻辑1，则电平感测电路82d会等信号tdc_in0在稍后转态回逻辑0时才在转态处90c将门闩信号con’设定为逻辑1。电平感测电路82d更用以在门闩信号con转态回逻辑0时将门闩信号con’设定回逻辑0。换言之，在门闩信号con在延迟时间tdelay开通的窗口中，当信号tdc_in0为逻辑0时，电平感测电路82d会在门闩信号con’中开通一第二窗口。

当门闩信号con’为逻辑0，逻辑门82b用以抑制信号tdc_in0中的脉冲，如脉冲88a与88b。当门闩信号con’为逻辑1，逻辑门82b则用以追随信号tdc_in0而为信号tdc_in提供一单一脉冲86a，使信号tdc_in在信号ref_in的重点转态处84b之前只会有脉冲86a的单一重点转态处84c。时间数字转换器80可测量重点转态处84c与84b间的时段而侦测出误差-e’[k]。在信号tdc_in中，因为重点转态处84b之前只有单一脉冲86a，故可避免时间数字转换器80的非必要触变，并提升时间数字转换器80的线性度。

如图12的状况2所示，若以门闩信号con栅除(gate)信号tdc_in0中的脉冲，在重点转态处90a与降缘转态处90d之间会有一多余脉冲被包括在信号tdc_in中，而此多余脉冲就会降低时间数字转换器80的线性度。然而，由于电平感测电路82d会适应性地避开信号tdc_in0为逻辑1的时段，故可用门闩信号con’的较窄窗口排除多余脉冲；如此，便可确保重点转态处84b之前只有单一脉冲，以维护线性度。在电平感测电路82d的运作下，功率管理电路74b会更强健，对延迟器82c的延迟时间变异有较佳的抗扰性，因为延迟时间tdelay的可容许延迟变异会被扩大为正负(tv-tc)/2。

请参考图13，其所示意的是电平感测电路82d的一个例子，其包括有一反相器94与一sr锁存器，该sr锁存器由两个与非门92a与92b形成。与非门92a的两输入端与一输出端分别耦接信号tdc_in0、节点n0与节点n1。与非门92b的两输入端与一输出端则分别耦接门闩信号con、节点n1与节点n0。反相器94耦接于与非门92b与逻辑门82b之间。当信号tdc_in0为逻辑1时，门闩信号con’会被锁存为逻辑0，而当信号tdc_in0为逻辑0时，门闩信号con’便会被释放而得以追随门闩信号con。

总结而言，本发明为数字频率合成器中的时间数字转换器提供了相关的支援周边。当在以数字频率合成器监控变量时钟与频率参考时钟间的时间差(相位误差)时，变量时钟与频率参考时钟其中之一的相位会依据频率指令字符的累计值适应性地平移，以使所述时间差可被维持在变量时钟的部分周期之内，时间数字转换范围也就能设定成短于变量时钟的完整周期。再者，馈向至时间数字转换器的非必要高频触变脉冲也能被闸除，而不影响时间数字转换的正常功能。较小的时间数字转换范围与触变的闸除可为频率合成器带来许多优点，例如使时间数字转换的线性度改善、降低硬件复杂度、减少功率消耗、缩减布局面积、降低去耦电容的需求，并可抑制供电干扰。