高速低功耗的宽带可编程50%占空比正交分频器的制作方法

本发明涉及分频器设计领域，尤其涉及一种高速低功耗的宽带可编程50％占空比正交分频器。

背景技术：

分频器(Frequency Divider,FD)应用广泛，比如在锁相环(PLL)环路里用来分频压控振荡器(VCO)的输出信号使之等于参考频率，从而达到环路锁定；特别是对于多标准高速串行连接需要集成在单芯片上，比如OC-192同步光纤网(SONET)、IEEE802.3an 10G双绞线电缆以太网(10GBASE-T)和10G无源光网络(PON)，需要高速分频器具有宽带可编程特性；为了节省功耗和芯片面积，基于相位插值器的时钟数据恢复电路(CDR)通常会共享一个锁相环，因此低功耗分频器需要至少输出正交信号。

然而，现有的分频器结构通常会有各种问题，比如较小的分频比，较窄的分频范围，较低的功率效率，较大的芯片面积或只有单端输出信号。

技术实现要素：

本发明的目的是提供一种高速低功耗的宽带可编程50％占空比正交分频器，具有高速与低功耗的优点，且有利于产生高精度的正交信号。

本发明的目的是通过以下技术方案实现的：

一种高速低功耗的宽带可编程50％占空比正交分频器，包括：宽带可编程分频器、占空比调整电路和正交分频器；

所述宽带可编程分频器通过n+1位分频比控制信号P_n～P₀设置，输入信号F_in所需的分频比，并输出分频后信号OUT_PD；

所述占空比调整电路在一对互补占空比控制信号PC和NC的控制下，对分频后信号OUT_PD进行50％占空比调整，并输出占空比调整后信号OUT_DCC和OUTB_DCC；

所述正交分频器负责将占空比调整后信号OUT_DCC和OUTB_DCC进行正交二分频，并输出正交信号OUT₀、OUT₉₀、OUT₁₈₀和OUT₂₇₀。

所述宽带可编程分频器包括：受n+1位分频比控制信号P_n～P₀控制的n个级联的2/3分频单元和1个同步器；

每一2/3分频单元包括：分频比控制端P、触发信号输入端FI、触发信号输出端FO、模式控制信号输入端MI以及模式控制信号输出端MO；第一个2/3分频单元的触发信号输入端FI接收输入信号F_in，触发信号输出端FO接下一2/3分频单元的触发信号输入端FI；最后一个2/3分频单元的模式控制信号输入端MI接VDD，模式控制信号输出端MO接上一2/3分频单元的模式控制信号输入端MI；

其中，所述n个级联的2/3分频单元中带分频比扩展位的数量为n-m，所述n个级联的2/3分频单元中不带分频比扩展位的数量为m；所述同步器利用输入信号F_in作为时钟触发信号用来同步所述n个级联的2/3分频单元的输出信号F_out，得到分频后信号OUT_PD。

所述2/3分频单元包括：2个基于灵敏放大器的触发器、1个或非门和2个反相器；

其中，每一触发器均包括：2个差分输入端D和DB、2个差分输出端Q和QB，以及置位端SET；2个触发器分别记为触发器1与触发器2；

2个触发器的时钟来源于触发信号输入端FI；触发器1的D端接自身的QB端，并且接触发信号输出端FO，DB端接自身的Q端，或非门的输出端接触发器1的SET端；触发器2的D端接触发器1的Q端，DB端接触发器1的QB端，Q端接或非门的输入端，QB端接模式控制信号输出端MO，模式控制信号输入端MI通过一个反相器后接触发器2的SET端；分频比控制端P通过另一个反相器后接或非门的另一输入端。

所述基于灵敏放大器的触发器包括：前置放大电路、再生锁存电路和置位电路；所述前置放大电路包括一个输入时钟信号CLK，对差分输入端D和DB输入的差分信号进行放大输出信号FN和FP；所述再生锁存电路与所述前置放大电路相连，用于对所述输出信号FN和FP进行锁存并输出信号SB和RB；所述置位电路连接所述前置放大电路的输出端和所述再生锁存电路的输出端，并利用置位信号SET将所述基于灵敏放大器的触发器差分输出端Q的输出信号进行置位操作；其中，上述三个电路的结构如下：

所述前置放大电路包括一对PMOS输入管M1和M2、一对交叉耦合NMOS管M3和M4、一对时钟控制复位NMOS管M5和M6，以及一个时钟控制尾电流PMOS管Mt；PMOS输入管M1的栅极连接差分输入端D，其漏极通过节点FN与交叉耦合NMOS管M3的漏极以及时钟控制复位NMOS管M5的漏极共同连接在一起，节点FN输出相应的信号FN，PMOS输入管M1的源极与时钟控制尾电流PMOS管Mt的漏极相连；PMOS输入管M2的栅极连接输入端差分输入端DB，其漏极通过节点FP与交叉耦合NMOS管M4的漏极以及时钟控制复位NMOS管M6的漏极共同连接在一起，节点FP输出相应的信号FP，PMOS输入管M2其源极与时钟控制尾电流PMOS管Mt的漏极相连；交叉耦合NMOS管M3的栅极与M4的漏极相连，其源极接地；交叉耦合NMOS管M4的栅极与M3的漏极相连，其源极接地；时钟控制复位NMOS管M5和M6的栅极连接所述输入时钟信号CLK，其源极接地；时钟控制尾电流PMOS管的栅极连接所述输入时钟信号CLK，其源极接电源；

所述再生锁存电路包括：前置放大电路节点FN的节点控制的MOS管M7、M13和M15，节点FP控制的MOS管M8、M12和M14，以及交叉耦合反相器M9、M10、M11和M12；所述MOS管M7的栅极连接节点FN，其漏极通过节点COP与M9的源极相连，并与MOS管M15的漏极相连，其源极接地；MOS管M8的栅极连接节点FP，其漏极通过节点CON与MOS管M10的源极相连，并与MOS管M16的漏极相连，其源极接地；交叉耦合反相器中M9的栅极和漏极分别与M11的栅极和漏极相连；交叉耦合反相器中M11的源极接电源；交叉耦合反相器中M10的栅极和漏极分别与M12的栅极和漏极相连；交叉耦合反相器中M12的源极接电源；交叉耦合反相器中M9和M11组成的反相器输出端SB与M10和M12组成的反相器输入节点相连，并与M13的漏极相连；交叉耦合反相器中M10和M12组成的反相器输出端RB与M9和M11组成的反相器输入节点相连，并与M14的漏极相连；M13的栅极与所述前置放大电路的输出节点FP相连，其源极接电源；M15的栅极与所述前置放大电路的节点FN相连，其源极接电源；M14的栅极与所述前置放大电路的节点FN相连，其源极接电源；M16的栅极与所述前置放大电路的输出节点FN相连，其源极接电源；

所述置位电路：包括两个受置位端SET控制的NMOS管Ms1和Ms2，其中Ms1和Ms2的栅极都接置位端SET，且源极都接地；Ms1的漏极接所述再生锁存电路的输出端SB；Ms2的漏极接所述前置放大电路的节点FN。

所述占空比调整电路包括：两个互补的电压-时间转换器、50％占空比输出级和2个反相器；其中，两个互补的电压-时间转换器并联，输入接分频后信号OUT_PD，分别输出信号V_A和V_B，通过50％占空比输出级后得到信号V_OUT，再接2个反相器，输出占空比调整后信号OUTB_DCC和OUT_DCC；

两个互补的电压-时间转换器分别记为电压-时间转换器1和电压-时间转换器2，其结构如下：所述电压-时间转换器1包括：NMOS管Ma1、Mta1和Ma2，和PMOS管Ma3；其中Ma2和Ma3接成CMOS反相器，输入接分频后信号OUT_PD，输出信号V_A并接50％占空比输出级，Ma3的源极接电源，Ma2的源极接Ma1和Mat1的漏极，Ma1和Mat1的栅极分别接占空比控制信号NC和直流偏置电压Bias1，Ma1和Mat1的源极均接地；所述电压-时间转换器2包括：PMOS管Mb1、Mtb1和Mb2，和NMOS管Mb3；其中Mb2和Mb3接成CMOS反相器，输入接分频后信号OUT_PD，输出信号V_B并接50％占空比输出级，Mb3的源极接地，Mb2的源极接Mb1和Mbt1的漏极，Mb1和Mbt1的栅极分别接占空比控制信号PC和直流偏置电压Bias2，Mb1和Mbt1的源极均接电源；

所述50％占空比输出级包括：PMOS管Mb4和Ma5，NMOS管Ma4和Ma5；其中，Ma4和Mb4的栅极分别接所述电压-时间转换器1的输出信号V_A和电压-时间转换器2的输出信号V_B，Ma4和Mb4的漏极连在一起，Ma4和Mb4的源极分别接地和电源，Ma5和Mb5的源极分别接地和电源，Ma5和Mb5的栅极分别接所述电压-时间转换器1的输出信号V_A和电压-时间转换器2的输出信号V_B，Ma5和Mb5的漏极连在一起并输出信号V_OUT，再接2个依次连接的反相器。

所述正交分频器包括：两级连接成环路的正交单元1和正交单元2；其中，所述正交单元1的正输出端和负输出端分别连接所述正交单元2的负输入端和正输入端，所述正交单元2的正输出端和负输出端分别连接所述正交单元1的正输入端和负输入端，所述正交单元1和正交单元2同时受到占空比调整后信号OUTB_DCC和OUT_DCC的控制，对应占空比调整后信号OUTB_DCC和OUT_DCC的连接方式和控制时序正好相反，从而产生正交信号OUT₀、OUT₉₀、OUT₁₈₀和OUT₂₇₀。

正交单元包括：一对受占空比调整后信号OUTB_DCC和OUT_DCC控制的动态反相器和连接在它们输出端之间的一对CMOS反相器型锁存器；所述动态反相器在一个CMOS反相器输出节点的上下分别串联了一个PMOS管和NMOS管，串联的PMOS管和NMOS管栅极电压分别受占空比调整后信号OUTB_DCC和OUT_DCC的控制。

由上述本发明提供的技术方案可以看出，采用2/3分频单元级联的模块化结构进行宽带可编程分频，易于实现低功耗、工艺灵活性和版图布局工作，2/3分频单元采用基于灵敏放大器的动态触发器，实现高速分频的同时大大减小了功耗；所述占空比调整电路基于两个互补电压-时间转换器，实现对任意分频比输出50％占空比的分频信号；所述正交分频器结构简单，基于两级伪差分电压控制的三态反相器，有利于产生高精度的正交信号。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。

图1为本发明实施例提供的一种高速低功耗的宽带可编程50％占空比正交分频器的示意图；

图2为本发明实施例中提供的一种宽带可编程分频器的结构示意图；

图3为本发明实施例中提供的一种2/3分频单元的电路结构示意图；

图4为本发明实施例中提供的一种基于灵敏放大器的触发器电路结构示意图；

图5为本发明实施例中提供的一种占空比调整电路的电路结构示意图；

图6为本发明实施例中提供的一种正交分频器的电路结构示意图；

图7为本发明实施例中提供的一种正交单元的电路结构示意图；

图8为本发明实施例中提供的一种高速低功耗的宽带可编程50％占空比正交分频器输出信号的频谱图；

图9为本发明实施例中提供的一种高速低功耗的宽带可编程50％占空比正交分频器输出的正交信号波形图。

具体实施方式

下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。

本发明实施例提供一种高速低功耗的宽带可编程50％占空比正交分频器，如图1所示，其主要包括：宽带可编程分频器、占空比调整电路和正交分频器；

所述宽带可编程分频器通过n+1位分频比控制信号P_n～P₀设置，输入信号F_in所需的分频比，并输出分频后信号OUT_PD；

所述占空比调整电路在一对互补占空比控制信号PC和NC的控制下，对分频后信号OUT_PD进行50％占空比调整，并输出占空比调整后信号OUT_DCC和OUTB_DCC；

所述正交分频器负责将占空比调整后信号OUT_DCC和OUTB_DCC进行正交二分频，并输出正交信号OUT₀、OUT₉₀、OUT₁₈₀和OUT₂₇₀。

为了便于理解，下面针对宽带可编程分频器、占空比调整电路和正交分频器的具体结构做详细的介绍。

一、宽带可编程分频器。

本发明实施例中，所述宽带可编程分频器包括：受n+1位分频比控制信号P_n～P₀控制的n个级联的2/3分频单元和1个同步器；

每一2/3分频单元包括：分频比控制端P、触发信号输入端FI、触发信号输出端FO、模式控制信号输入端MI以及模式控制信号输出端MO；第一个2/3分频单元的触发信号输入端FI接收输入信号F_in，触发信号输出端FO接下一2/3分频单元的触发信号输入端FI；最后一个2/3分频单元的模式控制信号输入端MI接VDD，模式控制信号输出端MO接上一2/3分频单元的模式控制信号输入端MI；

其中，所述n个级联的2/3分频单元中带分频比扩展位的数量为n-m，所述n个级联的2/3分频单元中不带分频比扩展位的数量为m；所述同步器利用输入信号F_in作为时钟触发信号用来同步所述n个级联的2/3分频单元的输出信号F_out，得到分频后信号OUT_PD。

示例性的，以n＝6为例介绍宽带可编程分频器的结构。如图2所示，所述宽带可编程分频器包括受7位分频比控制信号(P₆～P₀)控制，的6个级联的2/3分频单元(2/3分频单元1～6)和1个同步器，其中所述6个级联的2/3分频单元(2/3分频单元1～6)中带分频比扩展位(由或门网络组成)的数量为3，所述6个级联的2/3分频单元(2/3分频单元1～6)中不带分频比扩展位的数量为3；所述同步器利用输入信号F_in作为时钟触发信号用来同步所述6个级联的2/3分频单元(2/3分频单元1～6)的输出信号F_out，得到所述宽带可编程分频器的分频后信号OUT_PD。

本领域技术人员可以理解，2/3分频单元的总数根据所需最大分频比确定，示例性的，最大分频比可以为2⁷-1；2/3分频单元中不带分频比扩展位的数量根据所需最小分频比确定，示例性的，最小分频比可以为2³。

如图3所示，上述的2/3分频单元主要包括：2个基于灵敏放大器的触发器、1个或非门和2个反相器；

其中，每一触发器均包括：2个差分输入端D和DB、2个差分输出端Q和QB，以及置位端SET；2个触发器分别记为触发器1与触发器2；

2个触发器的时钟来源于触发信号输入端FI；触发器1的D端接自身的QB端，并且接触发信号输出端FO，DB端接自身的Q端，或非门的输出端接触发器1的SET端；触发器2的D端接触发器1的Q端，DB端接触发器1的QB端，Q端接或非门的输入端，QB端接模式控制信号输出端MO，模式控制信号输入端MI通过一个反相器后接触发器2的SET端；分频比控制端P通过另一个反相器后接或非门的另一输入端。

如图4所示，上述的基于灵敏放大器的触发器主要包括：前置放大电路、再生锁存电路和置位电路；所述前置放大电路包括一个输入时钟信号CLK，对差分输入端D和DB输入的差分信号进行放大输出信号FN和FP；所述再生锁存电路与所述前置放大电路相连，用于对所述输出信号FN和FP进行锁存并输出信号SB和RB；所述置位电路连接所述前置放大电路的输出端和所述再生锁存电路的输出端，并利用置位信号SET将所述基于灵敏放大器的触发器差分输出端Q的输出信号进行置位操作；其中，上述三个电路的结构如下：

所述前置放大电路包括一对PMOS输入管M1和M2、一对交叉耦合NMOS管M3和M4、一对时钟控制复位NMOS管M5和M6，以及一个时钟控制尾电流PMOS管Mt；PMOS输入管M1的栅极连接差分输入端D，其漏极通过节点FN与交叉耦合NMOS管M3的漏极以及时钟控制复位NMOS管M5的漏极共同连接在一起，节点FN输出相应的信号FN，PMOS输入管M1的源极与时钟控制尾电流PMOS管Mt的漏极相连；PMOS输入管M2的栅极连接输入端差分输入端DB，其漏极通过节点FP与交叉耦合NMOS管M4的漏极以及时钟控制复位NMOS管M6的漏极共同连接在一起，节点FP输出相应的信号FP，PMOS输入管M2其源极与时钟控制尾电流PMOS管Mt的漏极相连；交叉耦合NMOS管M3的栅极与M4的漏极相连，其源极接地；交叉耦合NMOS管M4的栅极与M3的漏极相连，其源极接地；时钟控制复位NMOS管M5和M6的栅极连接所述输入时钟信号CLK，其源极接地；时钟控制尾电流PMOS管的栅极连接所述输入时钟信号CLK，其源极接电源；

所述再生锁存电路包括：前置放大电路节点FN的节点控制的MOS管M7、M13和M15，节点FP控制的MOS管M8、M12和M14，以及交叉耦合反相器M9、M10、M11和M12；所述MOS管M7的栅极连接节点FN，其漏极通过节点COP与M9的源极相连，并与MOS管M15的漏极相连，其源极接地；MOS管M8的栅极连接节点FP，其漏极通过节点CON与MOS管M10的源极相连，并与MOS管M16的漏极相连，其源极接地；交叉耦合反相器中M9的栅极和漏极分别与M11的栅极和漏极相连；交叉耦合反相器中M11的源极接电源；交叉耦合反相器中M10的栅极和漏极分别与M12的栅极和漏极相连；交叉耦合反相器中M12的源极接电源；交叉耦合反相器中M9和M11组成的反相器输出端SB与M10和M12组成的反相器输入节点相连，并与M13的漏极相连；交叉耦合反相器中M10和M12组成的反相器输出端RB与M9和M11组成的反相器输入节点相连，并与M14的漏极相连；M13的栅极与所述前置放大电路的输出节点FP相连，其源极接电源；M15的栅极与所述前置放大电路的节点FN相连，其源极接电源；M14的栅极与所述前置放大电路的节点FN相连，其源极接电源；M16的栅极与所述前置放大电路的输出节点FN相连，其源极接电源；

所述置位电路：包括两个受置位端SET控制的NMOS管Ms1和Ms2，其中Ms1和Ms2的栅极都接置位端SET，且源极都接地；Ms1的漏极接所述再生锁存电路的输出端SB；Ms2的漏极接所述前置放大电路的节点FN。

二、占空比调整电路

如图5所示，所述占空比调整电路主要包括：两个互补的电压-时间转换器、50％占空比输出级和2个反相器；其中，两个互补的电压-时间转换器并联，输入接分频后信号OUT_PD，分别输出信号V_A和V_B，通过50％占空比输出级后得到信号V_OUT，再接2个反相器，输出占空比调整后信号OUTB_DCC和OUT_DCC；

两个互补的电压-时间转换器分别记为电压-时间转换器1和电压-时间转换器2，其结构如下：所述电压-时间转换器1包括：NMOS管Ma1、Mta1和Ma2，和PMOS管Ma3；其中Ma2和Ma3接成CMOS反相器，输入接分频后信号OUT_PD，输出信号V_A并接50％占空比输出级，Ma3的源极接电源，Ma2的源极接Ma1和Mat1的漏极，Ma1和Mat1的栅极分别接占空比控制信号NC和直流偏置电压Bias1，Ma1和Mat1的源极均接地；所述电压-时间转换器2包括：PMOS管Mb1、Mtb1和Mb2，和NMOS管Mb3；其中Mb2和Mb3接成CMOS反相器，输入接分频后信号OUT_PD，输出信号V_B并接50％占空比输出级，Mb3的源极接地，Mb2的源极接Mb1和Mbt1的漏极，Mb1和Mbt1的栅极分别接占空比控制信号PC和直流偏置电压Bias2，Mb1和Mbt1的源极均接电源；

所述50％占空比输出级包括：PMOS管Mb4和Ma5，NMOS管Ma4和Ma5；其中，Ma4和Mb4的栅极分别接所述电压-时间转换器1的输出信号V_A和电压-时间转换器2的输出信号V_B，Ma4和Mb4的漏极连在一起，Ma4和Mb4的源极分别接地和电源，Ma5和Mb5的源极分别接地和电源，Ma5和Mb5的栅极分别接所述电压-时间转换器1的输出信号V_A和电压-时间转换器2的输出信号V_B，Ma5和Mb5的漏极连在一起并输出信号V_OUT，再接2个依次连接的反相器。

三、正交分频器

如图6所示，所述正交分频器包括：两级连接成环路的正交单元1和正交单元2；其中，所述正交单元1的正输出端和负输出端分别连接所述正交单元2的负输入端和正输入端，所述正交单元2的正输出端和负输出端分别连接所述正交单元1的正输入端和负输入端，所述正交单元1和正交单元2同时受到占空比调整后信号OUTB_DCC和OUT_DCC的控制，对应占空比调整后信号OUTB_DCC和OUT_DCC的连接方式和控制时序正好相反，从而产生正交信号OUT₀、OUT₉₀、OUT₁₈₀和OUT₂₇₀。

如图7所示，上述的正交单元包括：一对受占空比调整后信号OUTB_DCC和OUT_DCC控制的动态反相器和连接在它们输出端之间的一对CMOS反相器型锁存器；所述动态反相器在一个CMOS反相器输出节点的上下分别串联了一个PMOS管和NMOS管，串联的PMOS管和NMOS管栅极电压分别受占空比调整后信号OUTB_DCC和OUT_DCC的控制。

另一方面，本发明实施例利用40nm CMOS工艺实现，电源电压为1.1V，整个分频器功耗为534.7μW，基于上述电路进行了实验。

参见图8，图中所示为本发明实施例中提供的一种高速低功耗的宽带可编程50％占空比正交分频器输出信号的频谱图，输入的单端信号F_in频率为14.732GHz，整个分频比设置为254，占空比控制信号PC＝0，NC＝320mV，整个分频器输出信号的中心频率为58MHz。

参见图9，图中所示为本发明实施例中提供的一种高速低功耗的宽带可编程50％占空比正交分频器输出的正交信号波形图，输入的单端信号F_in频率为14.732GHz，整个分频比设置为254，占空比控制信号PC＝0，NC＝320mV，整个分频器输出的正交信号OUT₀、OUT₉₀、OUT₁₈₀和OUT₂₇₀在输出频率58MHz附近处的平均相位误差为零。

本发明与现有技术相比的优点在于：本发明所述宽带可编程分频器采用2/3分频单元级联的模块化结构进行宽带可编程分频，易于实现低功耗、工艺灵活性和版图布局工作，2/3分频单元采用基于灵敏放大器的动态触发器，实现高速分频的同时大大减小了功耗；所述占空比调整电路基于两个互补电压-时间转换器，实现对任意分频比输出50％占空比的分频信号；所述正交分频器结构简单，基于两级伪差分电压控制的三态反相器，有利于产生高精度的正交信号。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。