用于采样和采样率设置同步的电路，系统和方法与流程

优先权要求

本申请要求mayurgurunathanvekar等人、并且于2016年1月15日提交的题为“circuits，systems，andmethodsforsynchronizationofsamplingandsampleratesetting”的美国临时专利申请序列号62/279,282的优先权，其全部内容通过引用并入本文。

本公开一般涉及数据采样技术，更具体地涉及同步多个采样信道。

背景技术：

一些应用需要由多个设备对相关模拟信号进行采样。通常，必须在设备之间同步采样以使设备输出的数据有用。例如，在声纳应用中，发射或接收的声波可以由多个设备采样。为了计算来自采样信号的飞行时间信息是准确的，采样必须同步。许多采样应用还需要设置采样信号的特定输出采样率的能力，其可以与用于采样的时钟频率不同和/或异步。

然而，当尝试在多个设备处同步采样并且在这些设备处设置特定输出采样率时，会出现问题。尝试同步向每个设备提供采样时钟信号可能招致显着的板设计开销，因为到每个设备的时钟信号路由必须仔细匹配。使用一个设备作为主设备并且将其时钟提供给其他设备可以类似地需要仔细的时钟信号路由到每个其他设备以及主设备和从设备之间的采样边缘的补偿。

技术实现要素：

描述了用于使用单引脚接口来控制输出数据速率的多个采样电路之间同步的技术。该引脚上的信号的频率或速率可以自动确定并用于完成所需的输出数据速率。还描述了用于使用单个引脚接口的技术，其可以允许采样设备在可以生成数据选通的主模式中操作，或者在可以接收转换开始信号的从模式中操作。还描述了用于使用单引脚接口来控制多信道设备中的各个信道的带宽和吞吐量的技术。例如，使用本公开的各种技术，可以提供用于其他信道的整数倍速率控制，从而为不同信道提供变化的odr，这也可以控制感兴趣的带宽。

在一些示例中，本公开涉及一种用于同步多个采样信道的系统。该系统包括被配置为接收表示odr的期望的odr信号的单输出数据速率(odr)端子，被配置为接收期望的odr信号和第一时钟信号并输出与odr信号同步的第二时钟信号的同步电路，以及输出表示所述odr与所述第一时钟信号的频率以及所述多个采样信道中的至少一个的关系的数据信号。多个采样通道中的至少一个包括采样电路，其被配置为接收相应的模拟输入信号和第一时钟信号，并且基于模拟输入信号以基于第一时钟信号的频率的速率输出采样信号以及速率设置电路，被配置为接收数据信号和第二时钟信号，并以输出数据速率输出表示相应模拟输入信号的数字信号。

在一些示例中，本公开涉及一种用于同步多个采样信道的系统。该系统包括用于接收表示odr的期望的odr信号的装置，用于接收期望的odr信号和第一时钟信号的装置，用于输出与odr信号同步的第二时钟信号并输出表示odr的关系的数据信号的装置到第一时钟信号的频率的装置，用于接收相应的模拟输入信号和第一时钟信号并且以基于第一时钟信号的频率的速率基于模拟输入信号输出采样信号的装置，以及用于接收所述数据信号和所述第二时钟信号，并以所述输出数据速率输出表示相应模拟输入信号的数字信号。

在一些示例中，本公开涉及一种用于同步多个采样信道的方法。该方法包括经由单输出数据速率(odr)端子接收表示odr的期望的odr信号，经由同步电路接收期望的odr信号和第一时钟信号，经由同步电路输出第二时钟信号，其与所述odr信号同步，并且输出表示所述odr与所述第一时钟信号的频率的关系的数据信号；通过采样电路接收相应的模拟输入信号和所述第一时钟信号；以及输出基于采样的信号以基于所述第一时钟信号的频率的速率对所述模拟输入信号进行滤波，以及经由速率设置电路接收所述数据信号和所述第二时钟信号，并且在所述输出端处输出表示相应模拟输入信号的数字信号数据速率。

该概述旨在提供本专利申请的主题的概述。其并不旨在提供本发明的排他性或穷尽性解释。包括详细描述以提供关于本专利申请的进一步信息。

附图说明

在不一定按比例绘制的附图中，相同的附图标记可以在不同的视图中描述相似的部件。具有不同字母后缀的相同数字可表示类似组件的不同实例。附图通过示例而非限制的方式总体示出了本文献中讨论的各种实施例。

图1描绘了提供采样和采样率设置的改进同步的采样设备的实施例。

图2描绘了采样电路的实施例，其中采样电路包括具有σ-δ调制器和抽取滤波器的σ-δadc。

图3描绘速率设置电路的实施例，其中速率包括具有sinc滤波器和有限脉冲响应或无限脉冲响应滤波器的抽取电路。

图4描绘了同步电路的实施例。

图5描绘了采样和速率设置系统的实施例。

图6描绘经配置以提供主模式操作和从模式操作的取样装置的实施例。

图7描绘了具有多个采样通道的采样装置的另一个实施例。

图8描绘了具有多个采样通道的采样装置的另一个实施例。

具体实施方式

如上所述，当尝试在多个设备处同步采样并且在这些设备处设置特定输出采样率时，可能出现问题。尝试同步向每个设备提供采样时钟信号可能招致显着的板设计开销，因为到每个设备的时钟信号路由必须仔细匹配。因此，需要用于在多个设备处同步采样和采样率设置而不招致伴随的复杂设备间板设计的开销的电路，系统和方法。

本发明描述用于使用单引脚接口来控制输出数据速率的多个采样电路之间的同步的技术。使用下面描述的各种技术，可以自动确定该管脚上的信号的频率或速率，并用于实现所需的输出数据速率。

还描述了用于使用单引脚接口的技术，其可以允许采样装置在主模式(例如，作为σ-δ模数转换器(adc))中操作，其可以生成数据选通，或者在从模式下，例如作为逐次逼近寄存器(sar)adc，其可以接收转换开始信号。

还描述了用于使用单引脚接口来控制多信道设备中的各个信道的带宽和吞吐量的技术。例如，使用本公开的各种技术，可以提供其他信道的整数倍速率控制，例如输出数据速率(odr)/2，(odr)/4等，从而为不同的信道提供变化的odr，也可以控制感兴趣的带宽。

图1描绘了提供采样和采样率设置的改进同步的采样设备10的实施例。采样装置10可以包括采样电路12，同步电路14和速率设置电路16。

采样电路12可以接收模拟输入信号vin和时钟信号clk，并且基于模拟输入信号vin以基于时钟信号的频率的速率输出采样信号x。采样电路12可以是作为模数转换，数据调制等的一部分执行采样的电路。例如，采样电路12可以是模数转换器(adc)，其接收模拟输入信号vin，并且以某一采样率采样并将模拟输入信号转换为相应的数字信号dout作为采样信号。在另一个实施例中，采样电路12可以是调制器电路，例如σ-δ调制器，其接收模拟输入信号vin，并对模拟输入信号进行采样和调制，以产生具有特定调制速率的相应调制信号作为采样信号。

如上所述，当在系统中使用多个设备以在相同点处采样数据并且流化数字化数据时，应当同步设备，以便为每个设备和接收的数据定义公共起始点。然而，在这种情况下，对在其自己的系统时钟下操作的不同设备进行同步可能是一个挑战。

本发明描述用于使用单引脚接口来控制输出数据速率的多个采样电路之间的同步的技术。使用下面描述的各种技术，可以自动确定该管脚上的信号的频率或速率，并用于实现所需的输出数据速率。

有利地，可以使用这些技术来简化板路由。板路由对于较慢的信号更容易。由于odr通常低于采样时钟的速率，这些技术可以帮助电路板布线。

根据本公开，同步电路14可以包括单引脚接口，即单个odr端子17，以控制输出数据速率。单个odr端子17上的信号的频率或速率可以确定所需的输出数据速率。例如，频率检测器(例如，数字锁相环和比率计算器)可以根据odr终端17上的输入信号自动确定期望的输出数据速率。在一些示例实现中，一旦确定了输出数据速率，整数或分数抽取链可以执行速率转换。

单个odr端子17被配置为接收表示odr的期望的odr信号。同步电路14可以接收时钟信号clk和期望的odr信号，并且提供第二同步时钟信号clk2和指示odr与第一时钟信号频率clk的比率的数据信号rd。换句话说，同步电路14被配置为接收期望的odr信号和第一时钟信号clk，输出与odr信号同步的第二时钟信号clk2，并且输出表示odr与频率的关系的数据信号rd的第一时钟信号clk。在一些示例中，第一时钟信号的频率高于第二时钟信号的频率和odr的频率。

在一些示例配置中，同步电路14可以包括数字锁相环(pll)电路，(例如，图4的数字pll电路26)和比率数据计算电路(例如，图4的比率数据计算电路28)。接收的输出数据速率可以采取期望的输出数据速率的时钟信号的形式。数字锁相环电路可以接收输出数据速率信号并且生成与输出数据速率信号同步的时钟信号clk2。因此，同步时钟信号可以独立于输出数据速率信号中存在的任何抖动。

使用数字锁相环可以提供多个好处。例如，输出数据速率引脚上的抖动对性能几乎没有影响，从而放宽了电路板布线上的任何约束。此外，采样时钟上的抖动对最终性能几乎没有影响。

比率数据计算电路可以接收期望的输出数据速率和时钟信号clk并计算比率数据rd。比率数据可以具有与速率设置电路16的实施例所需的数据相对应的性质。例如，比率数据可以包括设置输出速率相对于所需的滤波器系数，采样间位置参数等中的一个或多个到第一时钟信号的速率，以实现诸如内插，抽取等的输出数据速率设置操作。

速率设置电路16可以接收采样信号x，第二时钟信号clk2和表示odr与第一时钟信号的频率(例如比率数据rd)的关系的数据信号，并且提供数字输出dout输出数据速率。在一些实施例中，采样电路12和速率设置电路16可以一起分别是模数转换信号链中的组件，例如σ-δ调制器和抽取电路。在其他实施例中，采样率设置电路16可以独立于采样电路12的操作来设置采样率。例如，采样率设置电路16可以是采样率转换器，其可以接收第一采样处的第一数字信号并以第二采样率提供第二数字信号。

图2描绘了采样电路12的实施例，其中采样电路可以包括具有σ-δ调制器18和抽取滤波器20的σ-δadc。如上所述，在其他实施例中，采样电路12可以包括σ-δ调制器18。在一些实施例中，σ-δadc和/或σ-δ调制器可以是过采样σ-δadc和/或过采样σ-δ调制器。采样电路12还可以包括其他类型的adc，诸如逐次逼近(sar)adc，流水线adc，闪速adc等，或其他类型的调制器。

图3描绘速率设置电路16的实施例，其中速率设置电路可以包括具有一个或多个滤波器的抽取电路，例如sinc滤波器22和有限脉冲响应(fir)或无限脉冲响应(iir)滤波器24。在一些实施例中，采样电路12和速率设置电路16可以一起形成σ-δadc，如图2所示，其中采样电路12包括σ-δ调制器18，并且速率设置电路16包括抽取滤波器20。

图4描绘了同步电路14的实施例。如上所述，同步电路14可以包括数字锁相环电路26和比率数据计算电路28。通常，数字锁相环电路26和比率数据计算电路28负责确定抽取比率并将该比率提供给抽取链，例如图3的速率设置电路16。

图1的采样装置10可以提供在多个采样信道之间的采样和采样率设置的改善的同步，如下面关于图5所描述的。

图5描绘了用于同步多个采样信道的采样和速率设置系统30的实施例。系统30可以包括多个采样通道中的至少一个，例如图1的多个采样装置10中的至少一个。图1中示出为图1中的采样装置10a-10n。5(统称为“采样装置10”)。

每个采样装置10a-10n可以接收相应的模拟输入信号vin1-vinn，时钟信号和输出数据速率信号，并提供相应的数字输出信号dout1-doutn。采样和速率设置系统30可以通过消除对包含系统的板的复杂和精确的时钟信号路由的需要来提供改进的同步，因为采样设备10可以各自提供同步的数字输出和根据odr设置的速率信号。在其他实施例中，采样装置10可以各自接收不同的模拟输入信号和/或不同的输出数据速率信号。

在一些示例配置中，多个采样通道，例如多个采样装置10a-10n，位于多个采样装置中。在一些示例配置中，多个采样装置位于同一电路板上。如上所述，采样电路12可以包括σ-δadc以及其他类型的adc，诸如逐次逼近(sar)adc，流水线adc，闪速adc等，或其他类型的调制器。saradc接口可以直接向模拟采样电路提供“转换开始”信号的原理工作。在saradc中，可以以转换开始速率直接对输入数据进行采样，并使用更快的数据时钟。然后可以以与转换开始信号相同的速率发送后处理的数据。器件工作在从模式，并在请求时响应转换开始。

在σ-δadc中，输入可以被过采样，并且与saradc不同，输入信号不以奈奎斯特速率采样，而是通常以大的过采样比采样。在σ-δadc接口中，可通过寄存器写操作设置输出数据速率，器件可以与请求的速率一起生成输出选通信号。σ-δadc器件充当主器件，其中与作为从器件操作的saradc器件相比，数据选通器件由器件产生。

本发明描述用于使用单个引脚接口的技术，所述单个引脚接口可允许取样装置以主模式(例如，作为σ-δadc)操作，其可产生数据选通，或者处于从模式，例如作为逐次逼近寄存器(sar)adc，可以接收转换启动信号。使用这些技术，例如，saradc接口和σ-δadc接口可以组合成单个接口。在图2中描绘了示例实现。6并如下所述。

图6描绘经配置以提供主模式操作和从模式操作的取样装置的实施例。采样装置40可以包括采样电路12，同步电路42，速率设置电路16和主/从控制电路44。采样电路12和速率设置电路16可以被配置为如上所述地操作到图1的实施例。同步电路42可以包括类似于图4的同步电路14的组件。

同步电路42可以被配置为在主模式或从模式中操作。同步电路42可以包括单个双向odr端子17，其被配置为当在从模式下操作时接收表示odr的期望的odr信号，并且当在主模式下操作时输出时钟信号。

当单引脚接口(例如，单引脚odr端子17)用作输入时，可以实现从模式。当被提供给系统时，可以将转换开始信号和期望的odr信号输入到同步电路42，其可以确定所需的速率转换。通常，速率转换可以使得输出速率可以小于输入采样数据速率。

当需要主模式操作时，用户可以例如经由可用的寄存器接口(未示出)直接输入期望的odr或抽取。使用抽取输入，同步电路42可以在单引脚接口17上，例如在双向单引脚odr端子17上以所请求的速率生成和输出时钟信号或选通。

同步电路42可以包括数字锁相环电路和比率数据计算电路，例如，如图1所示。在从模式中，同步电路42可以如上文关于图4的实施例所讨论的那样操作。

主/从电路44可以接收指示作为主设备或从设备的采样设备40的期望操作模式的主/从数据信号ms，并且生成控制数据信号ctl并将其输出到同步电路42在所需的操作模式。如果所接收的主/从数据信号ms指示采样设备40应当以从模式操作，则控制数据信号ctl可以将同步电路42配置为作为从设备操作，如上面关于图1的实施例所讨论的，并且在单个odr端子17上接收期望的odr信号。

如果主/从数据信号ms指示采样设备40应当在主模式下操作，则控制信号ctl可以将同步电路42配置为作为主设备操作。在一些示例中，由主/从电路44接收的主/从电路可以存储在寄存器(未示出)中的主/从数据信号ms可以包括期望的odr或抽取，并且控制数据信号ctl可以向同步电路42指示期望的odr或抽取。

在主模式中，同步电路42可以接收指示期望的odr的控制数据信号ctl，并且如上面关于图1所述的那样将第二时钟信号clk2和比率数据rd提供给速率设置电路16。另外，当在主模式下操作时，同步电路42还可以经由单个odr端子17输出第二时钟信号clk2。

数字锁相环电路可以使用指示期望的odr的控制数据信号ctl来产生第二时钟信号clk2。如上所述，当在从模式下操作时，信号odr端子17可以接收期望的odr信号。

采样装置40还可以可选地包括数据串行器电路46。数据串行器电路46可以从速率设置电路16接收数据输出dout，并且基于数据输出dout提供串行化数据信号ds，并提供串行化数据时钟信号sclk。

在一些实施例中，采样电路12可以实现为模拟电路，而同步电路42，速率设置电路16，主/从电路44和数据串行器电路46可以实现为一个或多个数字电路。

返回图5，在一些实施例中，采样系统30的多个采样装置10中的一个或多个可以类似于图6的采样装置40，而其余的采样装置可以类似于根据图1的采样装置10。在这样的实施例中，图5的采样装置10中的至少一个可以在主模式下操作以在输出数据速率终端17上生成odr信号，并且其余设备可以如上面关于图1所讨论的那样操作或在从模式中以在输出数据速率终端17上接收期望的odr信号。

在一些示例实现中，单个采样设备还可以包括多个采样通道，如图7所示。例如，图7可以允许使用单引脚接口的多通道器件中的单个通道的带宽和吞吐量控制。例如，使用本公开的各种技术，可以提供其他采样通道的整数倍速率控制，例如输出数据速率(odr)/2，(odr)/4等，从而为不同的信道提供变化的odr，这也可以控制感兴趣的带宽。输出带宽通常是odr的倍数“x”，例如0.4×odr等。利用这样的配置，当较低输入频率音调正在被输入时，信噪比(snr)可以随着odr的减小而改善提供在相邻通道中。

图7描绘了具有多个采样通道的采样设备的另一实施例，具有基于图1的采样设备10的架构。采样装置50可以包括多个采样通道，示为采样电路12a-12n(统称为“采样电路12”)。此外，采样装置50可以包括多个速率设置电路16a-16n(统称为“速率设置电路16”)和同步电路14。

每个采样电路12可以与相应的速率设置电路16配对。例如，采样电路12a可以与速率设置电路16a配对，采样电路12b可以与速率设置电路16b配对，等等。采样电路12和速率设置电路16的每个配对组合可以被配置为如上文关于图1的实施例所讨论的那样操作。

同步电路14还可以被配置为如上文关于图1的实施例所讨论的那样操作。除了其可以向每个速率设置电路16提供多个第二时钟信号clk2a-clk2n和比率数据信号rd1-rdn中的相应一个之外。例如，同步电路14可以提供第二时钟信号clk2a和比率数据信号rd1到速率设置电路16a，第二时钟信号clk2b和比率数据信号rd2到速率设置电路16b，等等。

在一些实施例中，同步电路14可以定制用于每个速率设置电路16的第二时钟信号和比率数据信号，以使采样设备50能够以多个对应的不同采样率提供数字输出dout。例如，同步电路14可以被配置为以输出数据速率的不同倍数的预定组合向多个速率设置电路提供第二时钟信号和比率数据信号。

在其他实施例中，同步电路14可以向速率设置电路16的第一子集或组提供相同的第二时钟信号和比率数据信号，并且向速率设置电路16的第二子集或组提供不同的第二时钟信号和比率数据信号。以使采样装置能够以相同和不同采样率的混合提供数字输出。换句话说，多个第二时钟信号可以包括至少第一和第二组第二时钟信号，其中第一组第二时钟信号具有与第二组第二时钟信号不同的频率，其中多个数据信号包括至少第一和第二组数据信号，例如比率数据，并且其中第一组数据信号不同于第二组数据信号。

图8描绘了具有多个采样通道的采样设备的另一实施例，具有基于图1的采样设备的架构。采样装置60可以包括多个采样电路12a-12n，多个速率设置电路16a-16n，同步电路14和主/从控制电路44。

每个采样电路12可以与相应的速率设置电路16配对。例如，采样电路12a可以与速率设置电路16a配对，采样电路12b可以与速率设置电路16b配对，等等。采样电路12和速率设置电路16的每个配对组合可以被配置为如上文关于图6的实施例所讨论的那样操作。

同步电路14还可以被配置为如上文关于图6的实施例所讨论的那样操作。除了其可以向每个速率设置电路16提供多个第二时钟信号clk2a-clk2n和比率数据信号rd1-rdn中的相应一个之外。例如，同步电路14可以提供第二时钟信号clk2a和比率数据信号rd1到速率设置电路16a，第二时钟信号clk2b和比率数据信号rd2到速率设置电路16b，等等。

在一些实施例中，同步电路14可以定制用于每个速率设置电路16的第二时钟信号clk2a-clk2n和比率数据信号rd1-rdn，以使采样装置60能够以多个相应的不同采样率提供数字输出dout。例如，同步电路14可以接收可以为不同信道提供变化的odr的odr乘法器信号，其还可以控制感兴趣的带宽。odr乘法器信号可以允许其他采样通道的整数倍速率控制，例如，输出数据速率(odr)/2，(odr)/4等。如上所述，主/从控制数据信号ctl可以指示主控或从模式。

在其他实施例中，同步电路14可以向速率设置电路16的第一子集或组提供相同的第二时钟信号和比率数据信号，并且向速率设置电路16的第二子集或组提供不同的第二时钟信号和比率数据信号以使采样装置能够以相同和不同采样率的混合提供数字输出。换句话说，多个第二时钟信号可以包括至少第一和第二组第二时钟信号，其中第一组第二时钟信号具有与第二组第二时钟信号不同的频率，其中多个数据信号包括至少第一和第二组数据信号，例如比率数据，并且其中第一组数据信号不同于第二组数据信号。

存在对应的操作方法和非暂时性存储介质。还存在另外的实施例。本文所述的任何实施例的任何特征可以可选地用于任何其它实施例中。此外，实施例可以可选地包括本文讨论的部件或特征的任何子集。

各种解释

方面1包括用于同步多个采样通道的主题(诸如设备，系统，电路，装置或机器)，主题包括：单输出数据速率(odr)端子，被配置为接收期望的表示odr的odr信号；同步电路，被配置为接收所述期望的odr信号和第一时钟信号，并输出与所述odr信号同步的第二时钟信号，并输出表示所述odr与所述第一时钟信号的频率的关系的数据信号；以及所述多个采样通道中的至少一个，所述多个采样通道中的所述至少一个包括：采样电路，被配置为接收相应的模拟输入信号和所述第一时钟信号，并且基于所述模拟输入信号输出采样信号以基于所述第一时钟信号的频率的速率；以及速率设置电路，其被配置为接收所述数据信号和所述第二时钟信号，并以所述输出数据速率输出表示相应模拟输入信号的数字信号。

在方面2中，方面1的主题可以可选地包括，其中，所述多个采样通道位于多个采样装置中。

在方面3中，方面1的主题可以可选地包括，其中多个采样装置位于同一电路板上。

在方面4中，方面1-3中的一个或多个方面的主题可以可选地包括：主/从控制电路，被配置为接收表示期望操作模式的相应主/从输入信号，并且生成控制数据信号到同步电路，其中，在主模式中，所述同步电路被配置为在所述单个odr端子上输出与所述期望的odr信号同步的所述第二时钟信号，并且其中，在从模式下，所述至少一个一个采样设备被配置为在单个odr终端上接收期望的odr信号。

在方面5中，方面1-4中的一个或多个方面的主题可以可选地包括：数据串行化器电路，被配置为接收由速率设置电路输出的数字信号，并且基于数字信号生成串行化数据，并且生成串行化数据时钟信号。

在方面6中，方面1-5中的一个或多个方面的主题可以可选地包括多个采样通道，其中同步电路被配置为输出与期望的odr信号同步的第二时钟信号，并输出表示所述odr与所述第一时钟信号的频率的关系被配置为：输出与所述期望的odr信号同步的多个第二时钟信号，并输出多个数据信号，所述多个数据信号中的每一个表示所述odr为第一时钟信号的频率；其中所述多个速率设置电路中的每一个被配置为：接收所述多个第二时钟信号中的相应一个和所述多个数据信号中的相应一个，并且分别在相应的模拟输入信号上输出表示相应模拟输入信号的数字信号，输出数据速率。

在方面7中，方面6的主题可以可选地包括，其中多个第二时钟信号包括至少第一和第二组第二时钟信号，其中第一组第二时钟信号具有与第二组第二时钟信号，其中所述多个数据信号包括至少第一和第二组数据信号，并且其中所述第一组数据信号不同于所述第二组数据信号。

在方面8中，方面6的主题可以可选地包括，其中多个采样装置中的至少一个包括：主/从控制电路，被配置为接收表示期望操作模式的相应主/从输入信号，以及基于所述期望的操作模式来产生到所述同步电路的控制数据信号，其中所述期望的odr信号包括表示所述多个采样信道中的每一个的odr的倍数的数据，其中所述同步电路被配置为输出多个第二时钟与所述期望的odr信号同步的信号并且输出多个数据信号，所述多个数据信号中的每一个表示所述odr与所述第一时钟信号的频率的关系，被配置为：基于所述控制数据信号，输出多个第二时钟信号，与所述期望的odr信号同步，并且输出多个数据信号，所述多个数据信号中的每一个表示所述odr与所述第一时钟信号的频率的关系。

在方面9中，方面1-8中的一个或多个方面的主题可以可选地包括：其中所述同步电路包括：数字锁相环电路，被配置为接收所述期望的odr信号并输出所述第二时钟信号；以及数据计算电路，被配置为接收第一时钟信号并输出数据信号。

在方面10中，方面1-9中的一个或多个方面的主题可以可选地包括，其中采样电路包括：具有σ-δ调制器电路和抽取滤波器电路的σ-δ模数转换器。

在方面11中，方面1-10中的一个或多个方面的主题可以可选地包括，其中采样电路包括：逐次逼近寄存器(sar)模数转换器。

在方面12中，方面1-11中的一个或多个方面的主题可以可选地包括，其中速率设置电路包括：包括滤波器的抽取电路。

在方面13中，方面1-12中的一个或多个的主题可以可选地包括，其中第一时钟信号的频率高于第二时钟信号的频率和odr的频率。

在方面14中，方面1-13中的一个或多个方面的主题可以可选地包括，其中表示odr与第一时钟信号的频率的关系的数据信号是比数据信号，其表示odr与第一时钟信号的频率。

方面15包括用于使多个采样通道同步的主题(例如，用于执行动作的方法，用于执行动作的装置，包括当由机器执行时使机器执行动作的指令的机器可读介质，或者被配置为执行的装置)，主题，包括：经由单输出数据速率(odr)终端接收表示odr的期望odr信号；经由同步电路接收所述期望的odr信号和第一时钟信号；经由所述同步电路输出与所述odr信号同步的第二时钟信号，并输出表示所述odr与所述第一时钟信号的频率的关系的数据信号；经由采样电路接收相应的模拟输入信号和所述第一时钟信号，并且基于所述模拟输入信号以基于所述第一时钟信号的频率的速率输出采样信号；以及经由速率设置电路接收所述数据信号和所述第二时钟信号，并且以所述输出数据速率输出表示相应模拟输入信号的数字信号。

在方面16中，方面15的主题可以可选地包括：经由主/从控制电路接收表示期望操作模式的相应主/从输入信号，以及基于期望操作模式生成控制数据信号，当处于主模式时，在单个odr端子上输出与期望的odr信号同步的第二时钟信号，并且当处于从模式时，在单个odr端子上接收期望的odr信号。

在方面17中，方面16的主题可以可选地包括，经由数据串行器电路接收所述数字信号输出，并且基于所述数字信号生成串行化数据并生成串行化数据时钟信号。

在方面18中，方面15的主题可以可选地包括，其中输出与所述期望的odr信号同步的第二时钟信号并且输出表示所述odr与所述第一时钟信号的频率的关系的数据信号包括：输出与所述odr信号同步的多个第二时钟信号，数据信号，所述多个数据信号中的每一个表示所述odr与所述第一时钟信号的频率的关系；经由所述多个速率设置电路中的每一个，接收所述多个第二时钟信号中的相应一个和所述多个数据信号中的相应一个；以及以相应的输出数据速率输出表示相应模拟输入信号的数字信号。

在方面19中，方面18的主题可以可选地包括，其中多个第二时钟信号包括至少第一和第二组第二时钟信号，其中第一组第二时钟信号具有与第二组第二时钟信号，其中所述多个数据信号包括至少第一和第二组数据信号，并且其中所述第一组数据信号不同于所述第二组数据信号。

在方面20中，方面18的主题可以可选地包括，经由主/从控制电路接收表示期望操作模式的相应主/从输入信号，以及基于所述期望操作模式生成控制数据信号，其中所述期望odr信号包括表示期望odr的倍数的数据信号，用于所述多个采样信道中的每一个；其中输出与所述期望的odr信号同步的多个第二时钟信号并输出多个数据信号，所述多个数据信号中的每一个表示所述odr与所述第一时钟信号的频率的关系，包括：控制数据信号，与所述期望的odr信号同步的多个第二时钟信号，并且输出多个数据信号，所述多个数据信号中的每一个表示所述odr与所述第一时钟信号的频率的关系。

上述详细描述包括对形成详细描述的一部分的附图的参考。附图通过说明示出了可以实施本发明的具体实施例。这些实施例在本文中也被称为“方面”。这些方面可以包括除了所示或所描述的那些之外的元件。然而，本发明人还考虑了其中仅提供所示或描述的那些元件的示例。此外，本发明人还考虑使用关于特定方面(或其一个或多个方面)或相对于其它方面(或其一个或多个方面)使用所示或描述的那些元件(或其一个或多个方面)的任何组合或排列的方面(或其一个或多个方面)。

如果本文档与通过引用并入本文的任何文档之间的用法不一致，则本文档中的用法将受到控制。

在本文中，如在专利文献中常见的，使用术语“一个”或“一个”以包括一个或多于一个，独立于“至少一个”或“一个或多个”的任何其它实例或用法。在本文中，术语“或”用于指非排他性的，或者使得“a或b”包括“a但不是b”，“b但不是a”和“a和b”，除非另有说明表示。在本文中，术语“包括”和“其中”用作相应术语“包括”和“其中”的简单英语等价物。另外，在所附权利要求中，术语“包括”是开放式的，即，包括除了在权利要求中的这样的术语之后列出的元件之外的元件的系统，装置，物品，组成，配方或过程仍被认为落在该权利要求的范围内。此外，在所附权利要求中，术语“第一”，“第二”和“第三”等仅用作标记，并且不旨在对其对象强加数字要求。

本文描述的方法示例可以是至少部分地机器或计算机实现的。一些示例可以包括用指令编码的计算机可读介质或机器可读介质，所述指令可操作以将电子设备配置为执行如上述示例中所描述的方法。这样的方法的实现可以包括代码，诸如微代码，汇编语言代码，更高级语言代码等。这样的代码可以包括用于执行各种方法的计算机可读指令。代码可以形成计算机程序产品的部分。此外，在示例中，代码可以例如在执行期间或在其他时间有形地存储在一个或多个易失性，非暂时性或非易失性有形计算机可读介质上。这些有形计算机可读介质的示例可以包括但不限于硬盘，可移动磁盘，可移动光盘(例如，压缩盘和数字视频盘)，磁带盒，存储卡或棒，随机存取存储器(ram)，只读存储器(rom)等。

上述描述旨在是说明性的，而不是限制性的。例如，上述示例(或其一个或多个方面)可以彼此组合使用。可以使用其他实施例，例如由本领域的普通技术人员在阅读上述描述之后。提供摘要以符合37c.f.r.§1.72(b)，允许读者快速确定技术公开的性质。提交时应理解，其不用于解释或限制权利要求的范围或含义。此外，在以上详细描述中，各种特征可以组合在一起以简化本公开。这不应被解释为意图未声明的公开的特征对于任何权利要求是必要的。相反，发明主题可以在于少于特定公开的实施例的所有特征。因此，所附权利要求由此作为示例或实施例并入详细描述中，其中每个权利要求独立作为单独的实施例，并且预期这样的实施例可以以各种组合或排列彼此组合。本发明的范围应当参考所附权利要求以及这些权利要求所赋予的等同物的全部范围来确定。