信号产生器和信号产生方法与流程

本发明涉及输出信号的产生方法，特别的，涉及使用多采样和边沿组合的信号产生器以及相关的信号产生方法。

背景技术：

频率合成器(例如锁相环(phase-lockedloop，pll))的性能依赖于干净的固定参考频率，该固定参考频率通常来自晶体振荡器。然而，不幸的是，典型的低成本晶体振荡器仅能够提供低频振荡信号。通常，较高的参考频率将导致频率合成器的更好的噪声性能。因此，希望倍增参考频率，同时保持干净的晶体振荡器的性能(例如良好的噪声性能)。

技术实现要素：

本发明实施例提供一种信号产生器和信号产生方法，可以提供较高频率的输出信号。

本发明实施例提供一种信号产生器，用于根据振荡信号产生输出信号，所述信号产生器包括：

多个边沿采样电路，每一个边沿采样电路用于接收振荡信号，对振荡信号进行采样以获得在所述振荡信号的一个周期中的上升沿和下降沿中的至少一个，以及使用所述上升沿和下降沿中的至少一个输出采样信号；

边沿组合电路，用于组合所述多个边沿采样电路在所述振荡信号的同一周期中分别产生的多个采样信号，以产生输出信号。

本发明实施例提供一种信号产生方法，其特征在于，用于根据振荡信号产生输出信号，所述方法包括：

在所述振荡信号上执行多个边沿采样操作，其中，每一个边沿采样操作包括：在所述振荡信号的一个周期中对所述振荡信号进行采样以获得上升沿和下降沿中的至少一个；以及使用所述上升沿和下降沿中的至少一个输出所述采样信号；

组合所述多个边沿采样操作在所述振荡信号的同一周期中输出的多个不同的采样信号，以产生所述输出信号。

本发明实施例提供的信号产生器和信号产生方法，通过组合在振荡信号的同一周期中产生的多个采样信号，来生成输出信号，使得输出信号能够具有较高的频率。

附图说明

图1是示出根据本发明实施例的第一信号产生器的框图；

图2是示出根据本发明实施例的一个边沿采样电路的示意图；

图3是示出根据本发明实施例的另一边沿采样电路的示意图；

图4a是示出生成频率值为振荡信号频率值的2倍的输出信号的边沿组合实施例的示意图；

图4b是生成频率值为振荡信号频率值的2倍的输出信号的边沿组合实施例中边沿组合电路的示意图；

图4c是生成频率值为振荡信号频率值的2倍的输出信号的边沿组合实施例中的输出信号的示意图；

图5a是示出生成频率值为振荡信号频率值的3倍的输出信号的边沿组合实施例的示意图；

图5b示出生成频率值为振荡信号频率值的3倍的输出信号的边沿组合实施例的中边沿组合电路的示意图；

图5c示出生成频率值为振荡信号频率值的3倍的输出信号的边沿组合实施例的输出信号的示意图；

图6是示出可以用于实现图5b所示的边沿组合电路的具体实施方式的结构图；

图7a是示出生成具有振荡信号的频率值的6倍的频率值的输出信号的边沿组合示例的图；

图7b是生成频率值为振荡信号频率值的6倍的输出信号的边沿组合实施例中边沿组合电路的示意图；

图7c是生成频率值为振荡信号频率值的6倍的输出信号的边沿组合实施例中的输出信号的示意图；

图8示出可以用于实现图6所示的边沿组合电路的具体实施方式的结构图；

图9示出生成频率值为振荡信号频率值的12倍的输出信号的边沿组合实施例的示意图；

图10示出用于实现图8所示的边沿组合电路的具体实施方式的结构图；

图11示出本发明实施例提供的第二信号产生器的框图；

图12示出本发明实施例提供的倍增延迟锁相环(multiplyingdelay-lockedloop，mdll)的示意图；

图13示出本发明实施例提供的第三信号产生器的框图；

图14示出图10所示的晶体多采样电路101所产生的不同采样信号的示意图；

图15示出由边沿采样电路生成的采样信号的示意图，该边沿采样电路被提供有图1所示的电压产生器1304所产生的电压；

图16示出本发明实施例提供的校准电路的示意图；

图17示出由图10所示的校准电路执行的示例性电压校准操作的示意图。

具体实施方式

在整个说明书和所附权利要求书中使用某些术语可以用来指代特定组件。如本领域技术人员所理解的，制造商可以通过不同的名称来指代组件。本发明不以名称来区分组件而是以功能来区分组件。在以下描述和所附的权利要求中，术语“包括”和“包括”以开放式方式使用，因此应当被解释为意味着“包括但不限于…”。此外，术语“耦接”旨在表示间接或直接电连接。因此，如果一个设备耦接到另一个设备，则该耦接可以通过直接电连接，或通过经由其他设备和连接的间接电连接。

图1示出本发明实施例提供的第一信号产生器的框图。信号产生器100从时钟源(例如，晶体振荡器10)接收振荡信号xo_in，并且处理振荡信号xo_in以将输出信号s_out提供给后续处理电路(例如，锁相环(pll))。作为示例，但不限于，信号产生器100可以被配置作为一些应用所需的倍频器(frequencymultiplier)。如图1所示，信号产生器100包括多个边沿采样电路102_1，102_2，…，102_n和一个边沿组合电路104，其中n是大于1的正整数(即n≥2)。在本实施例中，边沿采样电路102_1-102_n形成晶体多采样(crystalmulti-sampling)电路101，该晶体多采样电路101被配置为根据振荡信号xo_in产生多个采样信号s1-sn。也就是说，晶体多采样电路101产生多于一个的采样信号给边沿组合电路104。在本实施例中，每个边沿采样电路102_1-102_n被配置为接收振荡信号xo_in，采样振荡信号xo_in的波形，以在振荡信号xo_in的一个周期中获得上升沿和下降沿中的至少一个(例如，一组上升沿和下降沿)，并且使用上升沿和下降沿(例如，该组上升沿和下降沿)中的至少一个输出相应的采样信号。由于在振荡信号xo_in的每个周期(cycle)期间执行边沿采样，因此在采样信号的每个周期中存在一组上升沿和下降沿。

依赖于边沿采样电路102_1至102_n的实际边沿采样设计，输出信号s_out可具有上升沿/下降沿的均匀分布或可具有上升沿/下降沿的非均匀分布。例如，当边沿采样被控制为在振荡信号xo_in的均匀分布的相位发生时，可以产生具有均匀分布的上升沿/下降沿的输出信号s_out，如图4c和5c所示。对于另一示例，当边沿采样被控制为在振荡信号xo_in的非均匀分布的相位发生时，可以产生具有非均匀分布的上升沿/下降沿的输出信号s_out，如图7c所示。对于又一示例，当边沿采样被控制为在振荡信号xo_in的非均匀分布的相位发生时，可以产生具有均匀分布的上升沿/下降沿的输出信号s_out，如图9所示。稍后将描述边沿采样电路102_1至102_n的这些示例性边沿采样设计的进一步细节。

图2示出本发明实施例提供的一个边沿采样电路。例如，图2所示出的边沿采样电路102_k可以是图1所示出的边沿采样电路102_1-102_n中的任一个，电压vk可以是图1所示出的电压v1-vn中的任一个，采样信号sk可以是图1中采样信号s1-sn中任一个，其中，1≤k≤n。在该实施例中，边沿采样电路102_k是ac耦合缓冲器(ac-coupledbuffer)，该ac耦合缓冲器用于接收振荡信号xo_in和电压vk(该电压为偏置电压)，然后输出采样信号sk。

图3示出本发明实施例提供的另一个边沿采样电路。例如，图3所示出的边沿采样电路102_k可以是图1所示出的边沿采样电路102_1-102_n中的任一个，电压vk可以是图1所示出的电压v1-vn中的任一个，以及采样信号sk可以是图1所示出的采样信号s1-sn中的任一个，其中，1≤k≤n。在该实施例中，边沿采样电路102_k是比较器(comparator)或者切片器(slicer)，该比较器用于比较振荡信号xo_in和电压vk(该电压用作参考电压)，然后输出采样信号sk。

本领域技术人员应当理解的是图2和图3所示出的边沿采样电路仅仅用于示例性的目的，不作为对本发明的限制。实际上，任何能够采样振荡信号xo_in的波形来获得一组上升沿和下降沿的边沿采样设计都能被使用。例如，相比于使用ac耦合缓冲器实施的边沿采样电路102_1-102_n(如图2所示)，该边沿采样电路102_1-102_n可以由具有不同电平转换阈值电压设置的缓冲器来实施。在另一实施例中，根据实际设计考虑，反相器(inverter)可以被加入到图2中所示出的ac耦合缓冲器(或者具有指定的电平转换门限阈值设置的缓冲器)的输出，或者被加入到图2中所示出的ac耦合缓冲器(或者具有指定的电平转换门限阈值设置的缓冲器)的输入。在另一个实施例中，图3中示出的比较器可以由反相器实现，其中，该反相器的输出(即采样信号sk)由该反相器的输入(即振荡信号xo_in)和反相器的指定的电平转换门限阈值设置决定。这些可替代的设计也应落入本申请的保护范围内。

在边沿采样电路采用图2中所示的ac耦合缓冲器或者图3中的比较器实现时，不同的电压vk(例如不同的偏置电压(biasvoltage)或者不同的参考电压)被提供到边沿采样电路102_k，以及不同的采样信号sk从边沿采样电路产102_k产生，其中，k＝1，…，n。边沿组合电路104用于组合分别从边沿采样电路102_1-102_n产生的不同采样信号s1-sn，以产生输出信号s_out。在该实施例中，输出信号s_out的频率值fref高于振荡信号xo_in的频率值fxo。例如，输出信号s_out的频率值fref是振荡信号xo_in的频率值fxo的整数倍。也就是说，fref＝fxo*a，其中，a是大于1的正整数。在输出信号s_out具有均匀分布的上升沿/下降沿时，a值取决于在振荡信号xo_in的一个周期(cycle)中均匀分布的上升沿/下降沿的数量。在另一个示例中，输出信号s_out具有非均匀分布的上升沿/下降沿时，a值取决于在振荡信号xo_in的一个周期(cycle)中非均匀分布的上升沿/下降沿的数量。

图4a-4c示出产生具有频率值是振荡信号的频率值的两倍的输出信号的边沿组合实施例。假定晶体多采样电路101具有两个边沿采样电路(n＝2)，以及两个不同的电压(v1和v2)分别被提供到两个边沿采样电路。如图4a所示，第一边沿采样电路根据电压v1在振荡信号xo_in的一个周期txo中在不同的相位45°和135°采样振荡信号xo_in的波形，以及产生采样信号s1，该采样信号s1在相位45°具有采样的上升沿和在相位135°具有采样的下降沿。第二边沿采样电路在振荡信号xo_in的相同周期txo中在不同的相位225°和315°采样振荡信号xo_in的波形，以及产生采样信号s2，该采样信号s2在相位225°具有采样的下降沿和在相位315°具有采样的上升沿。所以，边沿采样被控制发生在振荡信号xo_in的均匀分布的相位45°，135°，225°，315°。在该实施例中，边沿组合电路104可以使用xor门402实现(如图4b所示)，用于在采样信号s1和s2上执行“异或”逻辑操作，以产生输出信号s_out，该输出信号s_out在振荡信号xo_in的一个周期txo的对应期间内具有两个上升沿和两个下降沿，如图4c所示。所以，输出信号s_out的频率值fref是振荡信号xo_in的频率值fxo的两倍。

请联合图6参考图5a-5c，图5a-5c示出产生具有频率值是振荡信号的频率值的三倍的输出信号的边沿组合实施例。图6示出可以用于作为图5b中边沿组合电路的边沿组合电路。假定晶体多采样电路101具有三个边沿采样电路(n＝3)，以及三个不同的电压(v1和v2和v3)分别被提供到三个边沿采样电路。如图5a所示，第一边沿采样电路根据电压v1在振荡信号xo_in的一个周期txo中在不同的相位60°和120°采样振荡信号xo_in的波形，以及产生采样信号s1，该采样信号s1在相位60°具有采样的上升沿和在相位120°具有采样的下降沿。第二边沿采样电路在振荡信号xo_in的相同周期txo中在不同的相位0°和180°采样振荡信号xo_in的波形，以及产生采样信号s2，该采样信号s2在相位0°具有采样的上升沿和在相位180°具有采样的下降沿。第三边沿采样电路在振荡信号xo_in的相同周期txo中在不同的相位240°和300°采样振荡信号xo_in的波形，以及产生采样信号s3，该采样信号s3在相位240°具有采样的下降沿和在相位300°具有采样的上升沿。所以边沿采样被控制发生在振荡信号xo_in的均匀分布相位0°，60°，120°，180°，240°和300°。边沿组合电路104组合采样信号s1，s2和s3(如图5b所示)，得到输出信号s_out(如图5c所示)，其中输出信号s_out的频率值fref是振荡信号xo_in的频率值fxo的3倍。

在该实施例中，边沿组合电路104可以采用图6中的边沿组合电路600实现。边沿组合电路600包括多个异或门(xor)602和606，以及反相器604。异或门602在采样信号s1和s2上执行异或逻辑操作。反相器604是非(not)门，该非(not)门在采样信号s3上执行非(not)逻辑，即对采样信号s3进行反相。异或门606在反相器604和异或门602的信号输出上执行异或逻辑操作，以产生输出信号s_out。如图5a所示，通过组合在振荡信号的xo_in一个周期的对应期间中具有三个上升沿和三个下降沿的采样信号s1-s3，得到输出信号s_out。所以，输出信号s_out的频率值fref是振荡信号xo_in的频率值fxo的三倍。

本领域技术人员应当理解的是图4a-4c和图6所示出的边沿采样电路仅仅用于示例性的目的，不作为对本发明的限制。例如，当采样信号s1和s2中的至少一个具有与图4a中的采样信号不同的波形时。边沿组合电路104可以采用能够产生图4a所示出的相同输出信号s_out的适当逻辑电路实现。对另一个实施例，当采样信号s1-s3中的至少一个具有与图5a中的采样信号s1-s3不同的波形时，边沿组合电路104可以采用能够产生图5a所示出的相同输出信号s_out的适当逻辑电路实现。这些可替代的设计应该落入本发明的保护范围。

本申请提出的信号产生器能够利用振荡信号(例如，晶体振荡器产生的正弦曲线)的上升沿和下降沿，以产生具有较高频率的输出信号(例如方波)，该较高频率的输出信号能够有效的降低带内噪声。例如，理想情况下，具有频率fref＝fxo*2的输出信号可以降低带内噪声+3db，具有频率fref＝fxo*4的输出信号可以降低带内噪声+6db。然而，在振荡信号xo_in波形的相位0°/360°和180°上的过零点(zero-crossingpoint)由于具有最大斜率(slope)，因此是最佳的采样点。采样远离0°/360°和180°的相位会导致噪声性能下降。例如，在45°/135°/225°/315°上执行采样会导致噪声性能下降10*log(cos(45°)²)＝-3db。为了减轻非期望的噪声性能下降，本申请进一步提出在接近0°/360°和180°相位处采样。例如，采样电路102_1-102_n的每一个用于在振荡信号xo_in的一个周期中的不同相位采样振荡信号xo_in的波形，其中，每一个相位当在0°到180°的范围内时，相比于接近90°，该相位更接近0°或者180°，例如，每一个相位当在0°到180°的范围内时，该相位在0-45°或者135-180°之间；以及每一个相位当在180°到360°的范围内时，相比于接近270°，该相位更接近180°或者360°，例如，每一个相位当在180°到360°的范围内时，该相位在180-225°或者315-360°之间。在边沿采样电路102_1-102_n使用图2中的ac耦合缓冲器或者图3中的比较器实现时，采样点能够通过设置提供到边沿采样电路102_1-102_n上的电压v1-vn(例如偏置电压或者参考电压)而适当的控制。

请结合图8参考图7a-7c。图7a-7c示出产生具有频率值是振荡信号的频率值的六倍的输出信号的边沿组合实施例。图8示出可以用于作为图7b中边沿组合电路的边沿组合电路。假定晶体多采样电路101具有三个边沿采样电路(n＝3)，以及三个不同的电压(v1和v2和v3)分别被提供到三个边沿采样电路。如图7a所示，第一边沿采样电路根据电压v1在振荡信号xo_in的一个周期txo中在不同的相位30°和150°采样振荡信号xo_in的波形，以及产生采样信号s1，该采样信号s1在相位30°具有采样的上升沿和在相位150°具有采样的下降沿。第二边沿采样电路在振荡信号xo_in的相同周期txo中在不同的相位0°和180°采样振荡信号xo_in的波形，以及产生采样信号s2，该采样信号s2在相位0°具有采样的上升沿和在相位180°具有采样的下降沿。第三边沿采样电路在振荡信号xo_in的相同周期txo中在不同的相位210°和330°采样振荡信号xo_in的波形，以及产生采样信号s3，该采样信号s3在相位210°具有采样的下降沿和在相位330°具有采样的上升沿。所以，边沿采样被控制发生在振荡信号xo_in的非均匀分布相位0°，30°，150°，180°，210°，330°。边沿组合电路104组合采样信号s1，s2和s3(如图7b所示)，得到输出信号s_out(如图7c所示)，其中输出信号s_out的频率值fref是振荡信号xo_in的频率值fxo的6倍。

在该实施例中，边沿组合电路104可以采用图8中的边沿组合电路800实现。边沿组合电路800包括多个异或门(xor)802，806和810，以及反相器804，以及可控制的延迟缓冲器808。异或门802在采样信号s1和s2上执行异或逻辑操作。反相器804是非(not)门，该非(not)门在采样信号s3上执行非(not)逻辑，对采样信号s3反相。异或门806在反相器804和异或门802的信号输出上执行异或逻辑操作，以产生中间信号si。可控延迟缓冲器808对中间信号s1使用延迟量d1，比如延迟量可以在0-30°之间，其中，可控延迟缓冲器808是可编程的。异或门810对中间信号s1的延迟版本和中间信号s1的原始版本执行异或逻辑操作。如图7a-7c所示，通过组合在振荡信号的xo_in一个周期的对应期间中具有非均匀分布的六个上升沿和六个下降沿的采样信号s1-s3，得到输出信号s_out。所以，输出信号s_out可以看成非均匀的时钟信号，该非均匀的时钟信号的频率值fref是振荡信号xo_in的频率值fxo的六倍。

对于能够根据具有非均匀分布的上升沿和下降沿的输出信号进行操作的应用，图8中示出的示例性边沿组合电路设计可以用于实现图7b中的边沿组合电路104。然而，对于需要具有均匀分布的上升沿和下降沿的输出信号的应用，可以修改图8中示出的示例性边沿组合电路104来使用适当的逻辑电路设计，以产生需要的输出信号。

请结合图10参考图9。图9示出产生具有频率值是振荡信号的频率值的12倍的输出信号的边沿组合实施例。图10示出可以用于实现图9中边沿组合电路的边沿组合电路。在该实施例中，采样信号的采样相位与图7a相似，采样信号s1在相位30°具有采样的上升沿和在相位150°具有采样的下降沿；采样信号s2在相位0°具有采样的上升沿和在相位180°具有采样的下降沿；该采样信号s3在相位210°具有采样的下降沿和在相位330°具有采样的上升沿。所以，边沿采样被控制发生在振荡信号xo_in的非均匀分布相位0°，30°，150°，180°，210°，330°。边沿组合电路104组合采样信号s1，s2和s3，得到输出信号s_out(如图9所示)，其中输出信号s_out的频率值fref是振荡信号xo_in的频率值fxo的12倍。在该实施例中，边沿采样电路104可以使用图10所示的边沿组合电路1000实现。在边沿组合电路800和1000之间的主要差异是：边沿组合电路1000进一步包括可控延迟缓冲器(controllabledelaybuffer)1002和异或门1004。另一个中间信号so(其是异或门810的信号输出)被反馈到可控延迟缓冲器1002和异或门1004两者。可控延迟缓冲器1002可被编程对中间信号so使用延迟量d2。异或门810对中间信号so的延迟版本和原始版本执行异或操作，以产生输出信号。如图9所示，通过组合在振荡信号的xo_in一个周期的对应期间中具有均匀分布的12个上升沿和12个下降沿的采样信号s1-s3，得到输出信号s_out。所以，输出信号s_out的频率值fref是振荡信号xo_in的频率值fxo的12倍大。

本领域技术人员应当理解的是图8和图10所示出的边沿采样电路仅仅用于示例性的目的，不作为对本发明的限制。例如，当采样信号s1，s2和s3中的至少一个具有与图7a中的采样信号不同的波形时，边沿组合电路104可以采用能够产生图7c所示出的相同输出信号s_out的适当逻辑电路实现。对另一个实施例，当采样信号s1，s2和s3中的至少一个具有与图9的采样信号s1，s2和s3不同的波形时，边沿组合电路104可以采用能够产生图9所示的相同输出信号s_out的适当逻辑电路实现。这些可替代的设计应该落入本发明的保护范围。

对于需要具有上升沿和下降沿的均匀分布的输出信号的应用，可以增加一改进的电路，以用于处理图7b中的边沿组合电路107产生的输出信号s_out来重建具有均匀分布的上升沿和下降沿的输出信号。图11是本发明实施例提供的第二信号产生器的框图。信号产生器1100从时钟源(例如图1中所示的晶体振荡器10)接收振荡信号xo_in，以及处理振荡信号xo_in来提供改进的输出信号s_out’给后续处理电路，例如锁相环(phase-lockedloop，pll)。在该实施例中，晶体多采样电路101产生多个采样信号s1-sn(例如图7a中所示出的采样信号s1-s3)给边沿组合电路104，以及边沿组合电路104组合采样信号s1-sn(例如图7a中所示出的采样信号s1-s3)以产生具有非均匀分布的上升沿和下降沿的输出信号s_out(例如图7c中的输出信号s_out)。在该实施例中，倍增延迟锁相环(multiplyingdelay-lockedloop，mdll)用作改进电路，以用于根据输出信号s_out(该s_out具有非均匀分布的上升沿和下降沿)产生改进的输出信号s_out’(该s_out’具有均匀分布的上升沿和下降沿)。

图12是本发明实施例提供的mdll的示意图。图11中的mdll1102可以采用该图12中的mdll1200实现。mdll1200具有重对齐(re-alignment)压控振荡器(voltage-controlledoscillator，vco)。相位频率检测器(phasefrequencydetector，pfd)和充电泵(chargepump，cp)1201用于产生输出信号s_out与反馈信号ffb的比较结果给环路滤波器(1oopfilter，lp)1203，其中，输出信号s_ou具有频率fref，反馈信号具有频率ffb，反馈信号由分频器1204(例如二分频器，可以“/2”表示)根据改进的输出信号s_out’产生。从环路滤波器1203产生调谐电压vtune给重配置vco1202的延迟线。重配置vco1202包括选择器12021，多工器(multiplexer)12022和延迟线12023，延迟线12023的输入由选择器12021产生的选择信号所控制的多工器12022设置。所以，从输出信号s_out和输出信号s_out’获得延迟线的输入。当反馈到mdll1200的输出信号s_out具有图7a中所示出的波形时，mdll1200产生的改进的输出信号s_out’具有图9中所示出的波形。由于本领域技术人员能够理解mdll1200的原理，为了简洁，此处对mdll1200不进行详细描述。

正如前面所提出的，当边沿采样电路102_1-102_n使用图2中的ac耦合缓冲器或者图3中的比较器实施时，通过设置提供到边沿采样电路102_1-102_n的电压v1-vn(例如，偏置电压或者参考电压)可以适当的控制采样点。为了确保电压v1-vn(例如，偏置电压或者参考电压)被正确的设置为理想的电压值，本发明提出的信号产生器可以进一步包括用于自动偏置电压校准(或者自动参考电压校准)的校准机制。

图13是本发明实施例提供的第三信号产生器的框图。信号产生器1300从时钟源(例如，晶体振荡器10)接收振荡信号xo_in，并且处理振荡信号xo_in以将输出信号s_out(或改进的输出信号s_out′)提供给后续处理电路(例如，pll)。在本实施例中，晶体多采样电路101产生多个采样信号s1-sn(例如，图7a所示的采样信号s1-s3)至边沿组合电路104，边沿组合电路104组合采样信号s1-sn以产生输出信号s_out。如果从边沿组合电路104产生的输出信号s_out具有上升沿和下降沿的非均匀分布，则输出信号s_out可以被直接提供给能够根据输出信号s_out操作的应用，或者输出信号s_out可以被mdll1102处理以产生改进的输出信号s_out′至需要具有上升沿和下降沿的均匀分布的输出信号的应用。

在该实施例中，信号产生器1300还包括校准电路1302和电压产生器1304。电压产生器1304是可控的并且被配置为生成不同的电压v1-vn(例如，不同的偏置电压或不同的参考电压)给边沿采样电路102_1-102_n，其中n为大于1的正整数(即n≥2)。由于电压v1-vn彼此不同，边沿采样电路102_1-102_n对同一振荡信号xo_in的波形进行采样，获得不同的上升沿和下降沿，并输出不同的采样信号s1-sn。根据本发明的一个实施例，图14示出图13所示出的晶体多采样电路101产生的不同采样信号。其中，电压v1-vn可以由电压值以降序设置，并且可以满足以下等式：

其中vk和vk+1是按降序设置的连续电压值，vpp是振荡信号xo_in的峰-峰电压值。如图14所示，假定第一采样电路使用电压vk，第二采样电路使用电压vk+1，则第一采样电路的采样信号s1的上升沿与第二采样电路的采样信号s2的上升沿的相位差为π/n。

当偏置/参考电压被正确地设置为期望的电压值时，由被提供有偏置/参考电压的边沿采样电路生成的采样信号包括在指定相位采样的上升沿和下降沿。图15是示出由边沿采样电路生成的采样信号的示意图，该边沿采样电路被提供有图13所示的电压产生器1304所产生的电压。电压vk可以是电压产生器1304产生给边沿采样电路102_k的偏置电压(或参考电压)，其中1≤k≤n。因此，边沿采样电路102_k根据电压vk在振荡信号xo_in的每个周期中获得一组上升沿和下降沿，并且生成在振荡信号xo_in的每个周期的相应期间的采样信号sk，该采样信号sk包括一组采样的上升沿和下降沿。如图15所示，当电压vk被正确地设置为期望的电压值时，采样信号sk的每个周期的脉冲宽度精确地对应其中m是正整数。然而，当电压vk由于某些因素而偏离期望电压值时，采样信号sk包括以不正确的相位采样的一组上升沿和下降沿。结果，采样信号sk的每个周期中的脉冲宽度被扩展或收缩，因此不能精确地对应于360°/2m。校准电路1302可以监控采样信号s1-sn以生成控制信号sc。控制信号sc用于传送与电压v1-vn中的每一个相关联的校准信息。因此，电压产生器1304响应于控制信号sc校准电压v1-vn。

请联合图17参考图16。图16是本发明的实施例的校准电路的示意图。图17是示出由图16所示的校准电路执行的示例性电压校准操作。图13中示出的校准电路1302包括图16中示出的校准电路，用于在提供给边沿采样电路的一个电压上执行电压校准。在该实施例中，校准电路1600包括延迟线1602，相位检测器1604和控制电路1606。延迟线1602包括多个可控延迟缓冲器d1，d2，...，d2m-1，d2m，其中m是正整数。由待校准的电压vk产生的采样信号sk在校准模式下馈送到延迟线1602。采样信号sk可以是从晶体多采样电路101产生的采样信号s1-sn中的任何采样信号。延迟线1602中的可控延迟缓冲器d1-d2m的延迟量由控制电路1606产生的延迟代码编程，用于对采样信号sk施加360°相位延迟。相位检测器1604检测采样信号sk和延迟信号sk_2m之间的相位差，以指示延迟线1602是否正确的设置了360°相位延迟。当延迟信号sk_2m的相位不与采样信号sk的相位对齐，这意味着延迟线1602中的可控延迟缓冲器d1-d2m没有对采样信号sk施加期望的360°相位延迟。因此，控制电路1606根据由相位检测器1604检测的相位差来调整延迟代码。闭环控制用于根据相位检测器1604的输出自适应地调整延迟代码。控制电路1606不停的调整延迟代码直到相位检测器1604指示延迟信号sk_2m的相位与采样信号sk的相位对齐为止。假设可控延迟缓冲器d1-d2m中的每个具有由延迟代码编程的相同的延迟量。当延迟信号sk_2m的相位与采样信号sk的相位对齐时，每个可控延迟缓冲器的延迟量等于因此，延迟量被设置为等于采样信号sk的每个周期中的脉冲宽度的值，其中，该采样信号sk是在电压vk被正确设置为期望电压值的条件下产生的。

当电压vk被正确地设置为期望的电压值时，延迟信号sk_1的第一类型边沿(例如，上升沿)应该与采样信号sk的第二类型边沿(例如，下降沿)对齐。如图17所示，在延迟信号sk_1的上升沿和采样信号sk的下降沿之间存在时间误差terr。时间误差terr反映了电压vk偏离期望电压值。因此，控制电路1606参考时间误差terr来估计电压偏差，并且产生控制信号sc(vk)给电压产生器1304。因此，通过控制信号sc(vk)指示电压产生器1304对电压vk采用适当校准。

在一个示例性设计中，图16中所示的校准电路1600的输入可以在具有不同波形但每个周期具有相同脉冲宽度(例如，图2所示的采样信号s1和s2)的多个采样信号之间切换，使得与多个采样信号的生成相关联的每个电压可以使用相同的校准电路1600来校准。然而，这仅是为了说明的目的，并不意味着是对本发明的限制。或者，图13所示的校准电路1302可以被配置为具有图16所示的多个校准电路1600，分别用于监控具有不同波形但每个周期具有相同脉冲宽度(例如，图2所示的采样信号s1和s2)的多个采样信号。

本领域技术人员应当理解的是，延迟线1602中实施的可控延迟缓冲器的数量取决于与电压vk相关联的期望的脉冲宽度因此，关于待校准的不同电压vk+1，需要使用实施有不同数目的可控延迟缓冲器的延迟线1602作为另一校准电路1600，以用于电压校准。例如，在电压v1-vn与不同的脉冲宽度相关联的情况下，图13所示的校准电路1302可以被配置为具有不同的延迟线配置的多个校准电路1600，以用于对电压v1-vn执行电压校准。

边沿组合电路产生的输出信号s_out(或mdll产生的改进的输出信号s_out’)可以由诸如锁相环(pll)的频率合成器(frequencysynthesizer)使用。在实践中，本发明所提出的信号产生器可应用于需要具有较高参考频率的输出信号的任何应用，以用于减少带内噪声。简而言之，本发明对信号产生器产生的输出信号(或改进的的输出信号)不做限制。使用本发明提出的信号产生器的任何应用都落在本发明的范围内。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当以所附权利要求为准。