3bit流水线式ADC的时序控制方法与流程

本发明属于模拟集成电路技术领域，具体涉及一种3bit流水线式adc的时序控制方法。

背景技术：

近年来，随着数字信号处理技术的迅猛发展，数字信号处理技术广泛的应用于各个领域，因此对作为模拟和数字系统之间桥梁的模数转换器(analog-to-digitalconverter,adc)的性能也提出了越来越高的要求。系统不仅要求提高模数转换器的采样率、量化精度等，同时也希望提高模数转换器的转换效率，降低其功耗。

流水线adc是目前adc中在速度、精度、功耗和面积折中优势最明显的。流水线模数转换器的基本思想是将总体的精度分散到不同的级，通过时序控制将每级的输出合并，达到系统的总体要求精度。传统的流水线结构是将1.5位/级的结构串联起来，通过数级的串联来达到要求的精度。当总体精度提高时，串联的级数相应的增加，这不仅增加了系统的功耗和面积，同时有很大程度上将系统噪声的影响大大提升。为了解决这一问题，可以通过增加每级的位数来减少系统的级数。

随着采样速率的提高，流水线模数转换器mdac的建立时间变短。对于传统的流水线电路结构，只能通过增加运算放大器的功耗来增加带宽，提高mdac的建立速度。然而，在同一工艺条件不变的前提条件下，通过增加功耗也不能有效的提高运算放大器的带宽。除了增加带宽的方法外，使用新型的时序控制，可以增加mdac的建立时间，相对的降低了电路功耗。

技术实现要素：

为了减少模数转换器所使用的级数，消去采样保持电路，本发明提出一种3bit流水线式adc的时序控制方法，使用了一种新的时序控制，有效的提升每一级mdac运算放大器信号建立时间，降低了电路整体的功耗。

本发明的技术方案为：

3bit流水线式adc的时序控制方法，所述3bit流水线式adc由周期相等的四个时钟控制信号控制并将其工作状态分为采样阶段和放大阶段，其中第一时钟控制信号和第三时钟控制信号为一对时钟信号，具有相同的上升沿，第三时钟控制信号的下降沿比第一时钟控制信号提前；第二时钟控制信号和第四时钟控制信号为另一对时钟信号，具有相同的上升沿，第四时钟控制信号的下降沿比第二时钟控制信号提前；所述两对时钟信号为不交叠时钟；

第一时钟控制信号和第三时钟控制信号为高电平，第二时钟控制信号和第四时钟控制信号为低电平时所述3bit流水线式adc进入采样阶段；第一时钟控制信号和第三时钟控制信号为低电平，第二时钟控制信号和第四时钟控制信号为高电平时所述3bit流水线式adc进入放大阶段；

所述3bit流水线式adc包括子adc和mdac，

采样阶段时，mdac采样输入信号，子adc采样输入信号并存储该输入信号与上一个工作周期放大阶段中采样的子adc的参考电压的差值，该差值通过比较器处理后得到7位温度计码，所述7位温度计码经过编码后得到3位数字码作为所述3bit流水线式adc的数字输出信号；

放大阶段时，子adc采样子adc的参考电压供下一个工作周期采样阶段时使用；mdac采样mdac的参考电压，并存储该mdac的参考电压与本工作周期采样阶段时采样的输入信号的差值，该差值经过运算放大后得到所述3bit流水线式adc的模拟输出信号。

具体的，当第一时钟控制信号为低电平时，所述7位温度计码输入所述mdac中作为所述mdac的控制信号。

具体的，所述7位温度计码作为所述mdac的控制信号的具体做法为：

当温度计码为1时，mdac采样的mdac的参考电压为正；当温度计码为0时，所述mdac采样的mdac的参考电压为负。

具体的，所述子adc包括7个比较器，每个比较器的每个输入端都分别通过一个电容连接输入信号或子adc的参考电压信号，所述7个比较器的输出端共输出7位温度计码并作为所述mdac的控制信号。

具体的，所述mdac包括一个运算放大器、两个反馈电容和十六个采样电容，所述运算放大器的两个输入端各连接八个采样电容，这八个采样电容中有七个采样电容的另一极板连接输入信号或mdac的参考电压信号，剩下的一个采样电容的另一极板连接输入信号或共模电压信号；所述两个反馈电容分别接在所述运算放大器的两个输入端和输出端之间；所述运算放大器的输出端输出所述3bit流水线式adc的模拟信号。

本发明有益效果为：本发明提供的时序控制方法用于3bit流水线式adc，与传统每级1.5bit流水线式adc相比，可减少使用级数，进一步降低了功耗和面积；本发明对时序控制进行了调整和优化，可以在不增加运放带宽的前提下，有效的增加运算放大器建立时间，提升了adc性能。

附图说明

图1为本发明提供的3bit流水线式adc的时序控制方法流程图；

图2为本发明中乘法数模转换电路(mdac)结构示意图；

图3为本发明中子adc结构示意图；

图4为传统流水线adc非交叠时钟时序图；

图5为本发明提供的3bit流水线式adc的非交叠时钟时序图；

图6为传统时序结构与本发明时序结构效果对比图；

图7为本发明中3bit流水线式adc采样阶段示意图；

图8为本发明中3bit流水线式adc放大阶段示意图；

图9为一种采用本发明提供的3bit流水线式adc时序控制方法的一种流水线模数转换器的结构示意图。

具体实施方式

下面结合附图和具体实施例，对本发明进行详细的描述。

本实施例采用的3bit流水线式adc包括子adc和mdac，图2所示为本实施例中mdac的结构示意图，包括一个运算放大器、两个反馈电容cf和十六个采样电容，运算放大器的两个输入端各连接八个采样电容cs1-cs8，其中采样电容cs1一个极板接运算放大器的一个输入端，另一个极板通过开关连接输入信号vin或共模电压信号vcm；采样电容cs2-cs8的一个极板接运算放大器的一个输入端，另一个极板通过开关连接输入信号vin或mdac的参考电压±vref。两个反馈电容cf分别接在运算放大器的两个输入端和输出端之间，运算放大器的输出端输出3bit流水线式adc的模拟信号。

mdac总共用了3个时钟信号，分别为第一时钟控制信号t1、第二时钟控制信号t2和第三时钟控制信号t1e。采样阶段时，采样阶段时，第一时钟控制信号t1和第三时钟控制信号t1e为高电平，采样电容cs1-cs8连接输入信号vin，运用下极板采样技术，当第三时钟控制信号t1e下降沿到达时，采样电容完成对输入值的采样；放大阶段时，第二时钟控制信号为高电平，采样电容cs1连接共模电压信号vcm，采样电容cs2-cs8连接mdac的参考电压±vref。

如图3所示为本实施例中子adc的结构示意图，包括7个比较器，每个比较器的每个输入端都分别通过一个电容c连接输入信号vin或子adc的参考电压信号vrp和vrn，7个比较器的输出端输出7位温度计码d[7:1]并作为mdac的控制信号。子adc还包括编码器，7位温度计码d[7:1]经过编码器后输出3bit流水线式adc的数字信号。子adc中的7个比较器有不同的参考电压vrp和vrn。

子adc总共用到3个时钟信号，分别为第一时钟控制信号t1、第二时钟控制信号t2和第四时钟控制信号t2e，采样阶段时，第一时钟控制信号t1为高电平，子adc中的电容c连接输入信号vin；放大阶段时，第二时钟控制信号t2和第四时钟控制信号t2e为高电平，子adc中的电容c连接子adc的参考电压信号vrp和vrn，采用下极板采样技术，第四时钟控制信号t2e下降沿到达时，完成对参考电压的采样。

图9所示为一种采样本发明提供的3bit流水线式adc时序控制方法的一种流水线模数转换器的结构示意图，包括数字校准单元和n个逐级串联的adc，前n-1个adc均为3bit流水线式adc，最后一个adc为3bit闪存式adc，其中n为大于1的正整数；第一级3bit流水线式adc输入外部模拟信号，前n-1级的3bit流水线式adc输出的数字信号输出至数字校准单元，前n-1级的3bit流水线式adc输出的模拟信号连接下一级的输入端，最后一级的3bit闪存式adc输出的数字信号输出至数字校准单元，数字校准单元的输出端为流水线模数转换器的输出端。输入信号经过整体流水线adc后共输出3n位数字值，再将这3n位数字值输入数字校准单元，经过相应的数字校准技术处理后，便得到了n位的有效数字输出，其中n为该流水线adc的设计指标。每一级3bit结构的流水线式adc可得到3比特数字码，包括，2.5比特有效位和0.5比特冗余位，所以mdacmdac的闭环增益值为4。由于在流水线adc中，前端采样保持电路的性能要求是最高的，它的精度达到整个adc所需的精度，所以功耗通常比较大，在流水线adc中，采样保持电路占用了很大的芯片面积，它的噪声对adc的贡献很大。图9所示的电路消去了采样保持电路，对整个模数转换器的功耗、面积也有非常大的提升。

如图4所示为传统流水线adc非交叠时钟时序图。该时序图共含有四个时钟，分别为第一时钟控制信号t1、第二时钟控制信号t2、第三时钟控制信号t1e和第四时钟控制信号t2e，其中可将第一时钟控制信号t1和第三时钟控制信号t1e看成一对时钟，第二时钟控制信号t2和第四时钟控制信号t2e为另一对时钟。第一时钟控制信号t1和第三时钟控制信号t1e具有相同的上升沿，但第三时钟控制信号t1e的下降沿比第一时钟控制信号t1提前，这么做的目的是mdac中使用这对时钟时，可对输入信号采用下极板采样技术，这样可有效的减少由于电荷注入带来的影响。第二时钟控制信号t2和第四时钟控制信号t2e也具有相同的上升沿，同样第四时钟控制信号t2e的下降沿比第二时钟控制信号t2提前。

图4中将每个时钟周期分为了五个部分，其中①部分表示此时子adc和mdac均对输入信号进行采样，又由于对参考电压进行采样是在第二时钟控制信号t2的上升沿，所以在第二时钟控制信号t2上升沿来之前会有一段空闲时间，如图中②部分所示。当第二时钟控制信号t2上升沿来后，子adc对参考电压采样并将其与输入电压进行比较，这段时间以③部分表示。比较完成后，mdac会使用比较所得数字码进行相应的冗余值放大，那么这段时间以图上④部分表示。最后的⑤部分表示运算放大器的复位阶段。由以上分析可知，②部分的时间存在着浪费现象。

图5所示为本发明的3bit流水线式adc的非交叠时钟时序图。该时钟时序图与传统时序图不同之处在于，图中①部分为采样阶段，此时mdac对输入信号进行采样，子adc也对输入信号采样，但是子adc在上一个工作周期的放大阶段即第四时钟控制信号t2e的高电平阶段已经对参考电压进行了采样，那么此时重要输入信号采样完成，比较器就可以开始进行比较，所以接下来③部分表示比较器比较时间，④部分为放大器的放大阶段即放大阶段，值得注意的是，此时子adc正在对参考电压进行采样供下一个工作周期中采样阶段使用。最后⑤部分为运算放大器的复位阶段。

通过对比图4与图5可发现，本发明所用时序相较于传统时序，图5中缺少了图4中的②部分，正如前面所说，②部分是浪费的时段，本发明通过调整相应的采样顺序，充分将其利用，拓展了放大器放大的阶段的时长，进而放宽对运算放大器增益带宽的要求。

图6为传统时序结构与本发明时序结构效果对比图。图中两组数据的仿真条件只有时序不同，其他的例如运放的增益带宽等都相同。其他仿真条件为采样时钟频率为250mhz，输入信号频率为113mhz。ff代表电源电压1.32v，mos管模型为ff，温度为-40℃；tt代表电源电压1.2v，mos管模型为tt，温度为27℃；ss代表电源电压1.08v，mos管模型为ss，温度为127℃。由图中数据可知，当对第一级流水线adc进行ff条件下仿真时，采用本发明时序结构为有效位为11.78，采用传统时序结构有效位为11.3，相差0.48位；当对第一级流水线adc进行tt条件下仿真时，采用本发明时序结构为有效位为11.72，采用传统时序结构有效位为11.28，相差0.44位；当对第一级流水线adc进行ss条件下仿真时，采用本发明时序结构为有效位为11.55，采用传统时序结构有效位为11.1，相差0.45位。通过上述对比发现，在相同的运放结构以及同样仿真条件下，采用本发明时序结构相对于传统时序结构，可有效的提升adc的性能。

图7为本实施例中3bit结构的流水线式adc采样阶段示意图。此时第一时钟控制信号t1和第三时钟控制信号t1e为高电平，第二时钟控制信号t2和第四时钟控制信号t2e为低电平。mdac和子adc中所有接第一时钟控制信号t1和第三时钟控制信号t1e的开关闭合。mdac中8个采样电容cs1-cs8对输入信号vin进行采样，采样电容cs1-cs8进行充电；此时，子adc中的电容上存储的是输入信号vin与子adc的参考电压的差值，该差值经过比较器得到7位温度计码d[7:1]。值得注意的是子adc中电容在上一个工作周期的放大阶段位时已经将子adc的参考电压进行了采样。此时，mdac中单端采样电容存储的电荷q1为：

q1＝vin·(cs1+cs2+…+cs8)＝vin·cs(1)

其中cs为单端采样电容值。

图8为本实施例中3bit结构的流水线式adc放大阶段示意图。此时第二时钟控制信号t2和第四时钟控制信号t2e为高电平，第一时钟控制信号t1和第三时钟控制信号t1e为低电平。mdac和子adc中所有接第二时钟控制信号t2和第四时钟控制信号t2e的开关闭合。mdac中8个采样电容cs1-cs8存储的是输入信号与mdac的参考电压或共模电压的差值，该差值经过运算放大器放大得到本级的输出，也就是下一级的输入信号；此时，子adc中电容对子adc的参考电压进行采样，该子adc的参考电压在下一个工作周期的采样阶段时与输入信号做差作为比较器的输入。此时，mdac中单端采样电容存储的电荷q2为：

其中，vx表示运算放大器输入端的电压，vref表示参考电压值，cf表示单端反馈电容，d1表示比较器在采样阶段所输出的7位温度计码d[7:1]中高电平的个数。7位温度计码d[7:1]控制mdac在放大阶段时采样电容接+vref还是-vref，当温度计码为高时，采样电容接+vref，反之则接-vref。

当运算放大器的开环增益足够大时，vx相当于虚接地，所以(2)式简化为：

根据电荷守恒：

q1＝q2(4)

经过整理后，最终得到mdac的传输特性公式：

综上所述，本发明提出的时序控制方法适用于每级3比特的流水线式adc结构，与传统每级1.5比特相比，减少了使用级数，并降低了功耗和面积。本发明在每一级的时序控制上进行了调整和优化，可以在不增加运放带宽的前提下，有效的增加运算放大器建立时间，提升了adc性能。

本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。