数字电路控制的模拟延时线电路的制作方法

本发明涉及电子电路，具体涉及一种数字电路控制的模拟延时线电路。
背景技术：
：延时线是一种用于将电信号延迟一段时间的元件或器件，可以在数据传输中实现适当的信号定时。近些年来，高传输速率在通信系统方面已经得到越来越多的重视，延时线电路在高速均衡器和天线阵列系统等应用中扮演了重要的角色。延时线电路目前多采用光器件、mems(micro-electro-mechanicalsystem，微机电系统)和电子器件等形式实现，相较于前两种方式，利用半导体集成电路方法实现延时线电路，具有体积小、成本低和易于单片集成等优点，在通信领域中受到广泛关注。并且相对于无源器件，采用有源器件作为延时线电路，更加具有成本低、易集成和可调节的特点。但是，有源集成电路易受工艺、电源电压和温度等外界环境变化的影响，抗干扰能力较弱，会引起较大的延时偏差。技术实现要素：发明目的：本发明提出一种数字电路控制的模拟延时线电路，通过延时校准环路，能够使有源延时电路不受外界环境变化影响，提高延时精度。技术方案：本发明采用的技术方案为一种数字电路控制的模拟延时线电路，包括模拟延时线、数字控制电路和延时校准环路，输入信号进入模拟延时线，在数字控制电路的控制下，模拟延时线将输入信号延时后输出，延时校准环路对模拟延时线的延时时间进行校准。其中，模拟延时线包括若干个级联的基本单元对，每个基本单元对由互连的一个延时单元和一个路径选择开关构成，路径选择开关为双端输入、单端输出结构，数字控制电路控制每个路径选择开关的两个输入端，使其中一个输入端导通，另一个断开，通过控制延时单元通断个数，从而控制信号的传输路径，实现模拟延时线的相对延时时间数字式变化；延时校准环路包括鉴相器、压控延时线和积分器，外部参考信号经过压控延时线加载到鉴相器的一个输入端，同时鉴相器的另一个输入端直接加载不经过压控延时线的外部参考时钟信号，当鉴相器的两路输入信号的相位差达到90度时环路锁定，积分器输出稳定的控制电压，从而实现延时单元的延时时间跟随参考时钟的频率变化。有益效果：本发明采用数字电路来控制模拟延时线中的延时单元通断个数，并且通过校准环路控制延时线的延时时间。首先，延时线采用有源电路的形式，具有成本低、易集成和可调节的特点，通过控制路径选择开关，选择信号传输路径，调节延时单元的通断，实现延时时间的控制。其次，对于有源电路随工艺、电源和温度等外界环境的变化所引起的延时偏差，利用反馈环路自校准技术，使有源模拟延时线的延时调整到对应的参考时钟，避免外界环境对延时电路性能产生影响，提高抗干扰能力。另外，利用数字电路控制路径选择开关，改变有源延时单元的工作状态，使延时线的延时时间数字式变化，可以进行更灵活的延时时间控制。附图说明图1是本发明电路的整体结构示意图；图2是本发明模拟延时线的结构示意图；图3是本发明延时单元的结构示意图；图4是本发明路径选择开关的结构示意图；图5是本发明延时校准环路的结构示意图；图6是本发明数字控制电路的结构示意图；图7是本发明的延时线电路的延时精度与普通延时线的延时精度的对比图。具体实施方式下面结合附图和具体实施例，进一步阐明本发明，应理解这些实施例仅用于说明本发明而不用于限制本发明的范围，在阅读了本发明之后，本领域技术人员对本发明的各种等同形式的修改均落于本申请所附权利要求所限定的范围。如图1所示，一种数字电路控制的模拟延时线电路，包括模拟延时线、数字控制电路和延时校准环路，其中，数字控制电路调节模拟延时线的延时时间，使模拟延时线的延时时间数字式地变化；延时校准环路对模拟延时线的延时时间进行校准，使模拟延时线的延时时间与外部参考时钟信号频率保持一致。具体地，输入信号进入模拟延时线后，通过数字控制电路对模拟延时线的开关进行控制，使信号经过或者不经过延时单元，实现对输出信号的延时控制。延时校准环路由外部精确的参考时钟refclk控制，环路锁定时产生稳定的延时控制电压vctrl，实现对模拟延时线的延时校准，避免了有源延时线由于工艺、电源和温度因素变化对延时性能的影响。图2示出了本发明的模拟延时线的内部结构。如图2所示，模拟延时线包括级联的延时单元和路径选择开关对。一个延时单元和一个路径选择开关电路构成一级基本的单元对(section)，延时线由n级单元对级联构成。路径选择开关电路是信号的公共路径，每个电路都是双端输入、单端输出结构，其第一输入端visp连接该基本单元对中相应延时单元的输出端vod，第二输入端visn连接上一级的路径选择开关电路的输出端vos。本发明通过数字电路控制路径选择开关电路的导通路径来改变延时线的延时时间，具体过程如下。数字控制电路控制路径选择开关电路的两个输入端，使其中一个输入端导通，另一个断开；假设每个延时单元延时时间为d，当连接延时单元的第一输入端visp导通时，信号通过延时单元，延时线增加一级延时d；反之，当连接上一级路径选择开关电路的第二输入端visn导通时，信号不经过延时单元，延时线的相对延时保持不变。由上可见，信号通过第一级延时单元d1时，模拟延时线相对延时为d，信号通过前两级延时单元d1和d2时，模拟延时线相对延时为2*d，当n级路径选择开关电路都导通延时单元，即信号经过全部的延时单元时，延时线相对延时为n*d(n为基本单元对的级数，不包括开关的延时时间)，即延时线的最长相对延时时间是n*d。延时线的最短相对延时时间是0，即信号不经过任何延时单元。综上所述，本发明实现了模拟延时线的延时时间以延时步径d在0到n*d之间数字式变化，从而能够根据实际需要对延时线的延时时间进行更灵活的控制。延时单元的结构如图3所示。本发明采用有源延时单元，延时单元为晶体管负载的放大器。每个延时单元包括第一pmos管(m1)、第二nmos(m2)和第三nmos(m3)三个mos管(metaloxidesemiconductorfieldeffecttransistor)。输入信号从m3栅极输入，m3漏极输出，m1和m2构成有源负载。m1是作为有源线性电阻的pmos管，延时控制电压vctrl施加在m1的栅极，m1源极连接电源。m2漏极连接电源，m2栅极连接m1的漏极。m2源极与m3的漏极相连，作为电路输出端。电路增益为0db。该电路的延时(即上述延时步进d)由校准环路产生的电压vctrl控制，具体地，由于vctrl控制m1、m2构成的有源峰化电感和电路的零点，因此，vctrl控制该电路的群延时，群延时的计算公式为：上式中，ωz为电路零点，ωp1为电路的第一主极点，ωp2为次主极点。ωz计算公式为其中，cgs2为晶体管m2的栅源极间电容，rs为电路的等效阻抗，其计算公式为其中，μpcox为工艺常数，随晶体管制造工艺和环境温度的不同而不同，w和l分别为mos管沟道的宽度和长度，vdd为电源电压，vth为沟道开启电压。可以看出，通过改变控制电压vctrl，可以改变等效电阻rs和零点ωz，从而改变该电路的延时时间d。图4示出了本发明的路径选择开关电路的结构。路径选择开关电路是双端输入、单端输出的结构，包括第四nmos(m4)、第五nmos(m5)、第六nmos(m6)和第七nmos(m7)四个nmos管。m4、m5的漏极连接电路输出端vos，m6、m7的栅极分别连接控制电压en和nen，m6、m7的漏极分别连接m4、m5的源极。控制电压nen与en相反，控制信号从visp或者visn通过，当en开关激活时，nen断开，信号从visp端通过，反之，信号从visn端通过，该电路实现二选一开关的功能。图5所示为本发明的延时校准环路的结构图。延时校准环路采用延时锁相环实现，其基本结构包括：鉴相器、压控延时线和积分器，其中，压控延时线中的延时单元与模拟延时线的延时单元结构一致。实际应用中，根据模拟延时线的延时单元的延时变化范围以及环内压控延时线的延时单元的个数来设定校准环路参考时钟频率调节范围，保证环路输入参考信号频率在调节范围内，使环路正常工作。在本发明中，我们设置参考时钟周期等于环内延时单元的延时时间与延时单元个数之积。环路工作时，外部参考时钟信号refclk经过压控延时线加载到鉴相器的一个输入端，同时鉴相器的另一个输入端直接加载不经过压控延时线的外部参考时钟信号，鉴相器对两路输入信号的相位差进行鉴别，当两路输入信号的相位差未达到预设角度时，鉴相器启动积分器进行充放电，对电路输出电压进行升压或降压调整，由于该输出电压反馈施加到环内延时单元，从而改变压控延时线的延时。通过不断的调整，当鉴相器两路输入信号的相位相差90度时，环路锁定，积分器输出稳定的控制电压vctrl，压控延时线的延时保持稳定，此时两路输入信号的频率保持一致。参照图2，控制电压vctrl也施加到模拟延时线中的延时单元，控制电压vctrl稳定时，模拟延时线中延时单元的延时时间也保持不变，当外界环境变化时，由于环路参考时钟频率固定不变，环内和环外延时单元的延时时间由于环路反馈锁定也固定不变，从而实现模拟延时线中的信号延时时间随环路参考时钟的频率变化，不受外界环境的变化影响，由此消除了外界环境对延时线电路延时的干扰。本发明的数字控制电路由译码器构成，即二进制转温度计码数字电路，通过真值表和卡诺图得出码位的表达式，利用数字门电路进行转换控制延时线开关。以三级延时单元的延时线线电路为例，图6示出了3-7译码器(即3位二进制转7位温度计码)的结构示意图，通过真值表将二进制数转换为温度计码，再利用数字门电路的组合表示码位。通过控制二进制a、b和c三位二进制数字信号输出7位温度计码s1s2s3s4s5s6s7，分别控制7个路径选择开关，实现信号延时的数字调节。真值表如下：二进制输入内部转换为温度计码控制开关s7s6s5s4s3s2s100000000000010000001010000001101100001111000001111101001111111001111111111111111通过逻辑卡诺图，得出数字码位的表达式：s1＝a+b+cs2＝a+bs6＝abs7＝abc根据逻辑门电路组合分别得到相应的数字码位表达式。图7示出了本发明的延时线电路的延时精度与普通延时线的延时精度的对比。通过对不同工艺、环境温度和电源电压的仿真，可以看出本发明的延时线电路的延时精度比普通延时线的延时精度要高，验证了延时校准环路具有稳定延时性能的优点。本发明提出的数字电路控制的模拟延时线电路，通过延时校准环路大大降低了外界环境对有源延时线的延时影响，实现了准确度较高的数字化延时调节，同时具有易集成、面积小、成本低和易实现的优点，适合产业应用。当前第1页12