具有改进的2/3分频级的宽范围无故障地可切换时钟分频器的制作方法

本发明涉及一种分频器，更具体地涉及使用2/3分频级的分频器。

背景技术：

分频器用于许多不同的应用。例如，分频器应用包括可编程分频器、分数n锁相环中的多模式分频器、以及内插分频器中的整数分频器。

分频器包括从简单的二分频电路到更复杂的分频器，例如多模式分频器。图1a-1c示出了基本的二分频分频器100。图1a示出了二分频分频器的高电平表示图。输入信号(ck_in)101被除以二并作为输出信号(ck_out)103被提供。图1b示出了分频器100的实现，其中输出103被反向并反馈到触发器105的输入。图1c示出了说明分频器电路操作的状态机。复位信号107使分频器进入触发器105的q输出复位为0的状态。由触发器105接收的时钟信号的每个后续上升沿使分频器在1和0之间切换，从而将输出信号的频率二等分。

虽然分频器100示出了简单的二分频，但是许多分频器具有更复杂的需求，例如改变分频比的能力。如果客户可以永久地或即时地对分频比进行编程，则可以使用这种分频器。许多时钟分频器以高频率运行，并需要在频率之间无故障地切换。一种方法是使用同步计数器，但该方法较慢且可扩展性低。可扩展性是增加最大分频值而不必降低最大输入频率的能力。

图2示出了提供可以改变分频器比的分频器方法。图2示出了分频器架构200，其包括可以以非常好的扩展性实现更高速度并且已经在许多应用中使用的2/3级分频的阶级链。每个分频器级201、203和205可以被设置为二分频或三分频。分频器链操作如下。一旦在分频器链200的输出周期内，通过分频器级产生模数控制信号(mod_out)，该分频器级将该控制信号上游提供给相邻的分频器级，作为mod_in。每个分频器级包括与分频比的一位元对应的跳转输入(div<n>)。跳转输入通知分频器级是否将其输入时钟的一个周期添加到输出时钟的周期。换句话说，该级被配置为在输出时钟周期期间三分频。通过如图所示将它们连接，每级仅在输出时钟207(ck_div_out)的每个周期执行一次三分频操作。从本质上讲，这意味着当该级的相应跳转输入有效时，第一级可用于在输出时钟的周期内添加一个额外的输入时钟209(ck_div_in)周期，第二级用于增加两个额外的输入时钟(ck_div_in)周期等等。

当跳转被启用并且该特定级的mod_in被有效时，发生三分频。以这种方式，图2所示的三级分频器200可以实现8-15或2ⁿ到(2ⁿ⁺¹-1)的分频比，其中n是分频器级数。在分频比方面，分频器200达到8+div<2：0>的分频比。

图3示出了分频器级300，其实现分频器链200的分频器级。图4示出了与分频器级300相关联的状态机。状态401中的大数字表示触发器301的输出，并且每个状态中的小数字表示触发器303的输出。如图4的状态机所示，当在状态401中跳转和mod_in都被有效时，实现三分频，使状态机进入状态403进行该级的输入时钟的一个周期，然后进入状态405进行该级的输入时钟的下一个周期。

图2所示分频器的一个限制是分频器范围的限制。增加分频器范围的一种方法是强制下游级输出有效的mod_out信号，从而出现缩短分频器链的情况。因此，例如，如果级205总是输出有效的mod_out信号，则链只出现有两个级的长度，从而扩展了分频范围。这种方法在2000年7月由cicerovaucher在ieee固态电路杂志上发表的“在标准0.35-μmcmos技术中的一系列低功耗真正模块化可编程分频器”中有描述。专利号8,552,770具有扩大分频比范围的类似目的，并且描述了一种方法，底级以一分频级操作而不是禁用级。虽然这些方法解决了与2/3分频器相关的某些限制，但是可以进一步改进2/3分频器。

技术实现要素：

因此，在一个实施例中，分频器包括在分频器链中配置的多个2/3分频器级。2/3分频器级的分频器级部分地响应于被解除有效的输入使能信号(deassertedinputenablesignal)以保持在禁用状态(disabledstate)，其中分频器级通过保持具有在所述分频器级中的存储元件输出恒定以不切换。当分频器级被禁用时，分频器链的分频范围将被扩展。实施例允许更新时钟信号，其更新没有被禁用的最下游级提供的分频比，以允许改变分频比而不引起时钟故障(clockglitches)。

在另一个实施例中，操作具有多个2/3分频器级的分频器的方法包括：禁用2/3分频器级的分频器级，所述2/3分频器级的分频器级响应于被解除有效的输入使能信号，从而扩展分频器的分频范围，并且在禁用时避免切换来自禁用分频器级的存储元件生成的信号。

附图说明

通过参考附图，可以更好地理解本发明，并且其许多目的、特征和优点对于本领域技术人员而言是显而易见的。

图1a示出了二分频分频器的高电平表示图。

图1b示出了二分频分频器的一种实现方式，其使用了反馈反向输出的触发器。

图1c示出了与图1b的分频器相关联的状态机。

图2示出了2/3分频器链。

图3示出了图2的2/3分频器链的一个级的实现方式。

图4示出了与图3的分频器级相关联的状态机。

图5示出了根据实施例的2/3分频器的高电平表示图。

图6a示出了与图5的2/3分频器相关联的状态机。

图6b示出了图6a所示状态机的状态01的真值表。

图7示出了根据图6a的状态机的2/3分频器级的实施例。

图8示出了如何确定使能并将其提供给2/3分频器链级的实施例。

图9示出了如何将改进后的2/3分频器级(诸如图7所示)与一个或多个传统的2/3分频器级相组合。

图10示出了图8所示的2/3分频器链的模块化方法。

图11示出了使用多路复用器,用于为具有潜在禁用的分频器级的分频器链选择更新时钟的实施例。

图12a示出了用于为具有潜在禁用的分频器级的分频器链选择更新时钟的实施例。

图12b示出了与更新时钟的产生相关联的时序图。

图13示出了用于为具有潜在禁用的分频器级的分频器链选择更新时钟的模块化实施例。

在不同附图中使用相同的附图标记表示相似或相同的项目。

具体实施方式

vaucher等人描述的上述技术用于避开2ⁿ到(2ⁿ⁺¹-1)的分频范围限制并没有完全关闭下游级。这意味着下游级仍然会消耗电流并在输出时钟上引起杂噪(spur)。由于分频器的电源电压具有串联电阻(不同于理想电源)，因此通过该电阻牵引电流将导致电源调制，从而导致输出时钟上的杂噪。也没有为无故障地切换分频比提供方案。使用由一级分频的方法消耗额外的电流并增加额外的延迟，这限制了在高输入频率下无故障地改变分频比的能力。

本文描述的实施例关闭下游级以防止杂噪，并且提供必要的电路，以在任何两个有效分频比之间进行无故障地切换。这里描述的修改的分频器级的优点是，经修改的分频2/3级的链不再受其分频比为2ⁿ到(2ⁿ⁺¹-1)的限制，同时还减少了分频器输出上的杂噪影响，并且无故障地保持时序裕度来更新分频比。这种改进后的2/3分频器可用于各种应用，诸如分数n锁相环中的多模分频器、作为内插分频器中的整数分频器、以及可以无故障地切换频率的分频器。

例如，根据实施例的分频器以8至255的分频比操作，并且可以在其任何一个之间进行无故障切换。本文描述的实施例可以不产生50％的占空比，但是如果需要，可以使用各种已知的技术来固定占空比。

为了提供分频比的更大灵活性(宽于2ⁿ到(2ⁿ⁺¹-1))，有必要禁止下游级，使得下游级的作用就好像它们不再是分频链的一部分。为了限制杂噪对分频器输出的影响，禁用级不应该切换(这将导致杂噪)，并应产生恒定模量输出(mod_out)为1。

本文的实施例通过修改级的行为提供不切换的禁用级。参考图5，示出了根据实施例的改进的2/3分频器级500。与分频器链200的分频器级相比，分频器级500具有额外的使能(ena)输入501。图5所示的分频器级跟随图6a所示的状态图。图7示出了实现图6a所示的状态图的分频器级的实施例。

参考图6a和7，状态图中的大数字是来自触发器701的级的输出时钟(ck_out)的值。小数字是来自触发器703的输出。图6b示出了状态01的真值表。

在图6a所示的状态图中，一旦下游状态使其mod_out信号有效，则输入到当前级的mod_in信号被有效，解除使能(ena)使得级保持在01状态601。保持在01状态是所期望的行为，因为这是级满足“禁用”而不会触发的要求的状态。在这种状态下，如图7所示，当复位输入被有效时,将进入这种状态，触发器701的q输出保持为0。假设ena信号被解除有效，状态机需要将从下游级的mod_in被有效以保持在01状态，因为在当前级可以被关闭之前需要关闭下游级。否则，下游级在进入01“禁用”状态之前丢失来自当前级的时钟。如真值表、状态图和图7的实施例所示，当级被禁用并且mod_in被有效(！ena&&mod_in)时，级保持在01状态。如果mod_in未被有效并且使能被解除有效(！ena)，则下一个状态是11状态603。如果使能被有效并且跳转和mod_in被有效(ena&&(skip&&mod_in)，则下一个状态是10状态605，接着是状态11和01，导致三分频。请注意，如果使能被有效并且跳转被禁用(ena&&！skip)，则可以无视mod_in的状态，通过进入状态11然后返回到状态01来实现没有跳转的分频。因此，被解除有效的使能信号(！ena)确保禁用级中的存储元件不会切换，从而避免与扩展分频器范围相关联的杂噪。

需要进行解码以确保当前级被禁用时，所有下游级也被禁用。图8示出了可以实现解码的实施例。在图8中，分频器800具有三个分频器级801、803和805，并且具有确定分频器输出的四位元分频比div<3：0>。图8所示的分频器可以支持0和15之间的分频比。零分频将禁用分频器。如果分频器代码设置为1，则所有三个级都被禁用，并且所有的mod_out信号总是为1。可以通过使用ck_div_out806局限(具有“and”闸)ck_div_in808来产生半个周期脉冲的时钟来实现一分频。分频器800每n个周期产生1周期脉冲。如果n为1，则“时钟”始终为高电平。可以在下游放置一个二分频的级来固定占空比(dutycycle)(如果需要50％的占空比)，而且也可以使分频比加倍，因此只能获得均匀的整数。如果这个二分频级是切换触发器，依据当ck_div_out806为高电平时，切换ck_div_in808的操作，那么这也将在一分频情况下产生正确的分频比。

在图8的实施例中，每个级(除了最下游级之外)的使能输入(ena)是来自相邻下游级的使能输入和相邻下游级的skip_ena的逻辑组合。例如，分频器级803的使能输入807是使能输入809(div<3>)和跳转输入811(div<2>)的“or”运算。最下游级805使用分频比的最高有效位元，这里为div<3>,作为使能输入。分频比中的前导零数确定哪些级被使能。例如，如果div<3>为零，则分频器级805被禁用。如果div<2>也为零，则使能807为零且分频器级803也被禁用。以这种方式，可以通过关闭分频器级来扩展分频比，而如图6a和7所示，禁用的分频器级不会切换。当禁用时，存储元件(触发器701和703)的输出不会切换，只要到级(ck_in除外)的输入不改变，级中的信号也保持不变。如果级是最上游禁用状态，则信号ck_in将改变，因为相邻上游级被使能，但是ck_in中的改变不会导致禁用级中的任何一个触发器改变状态。

图9示出了一个实施例，其中每个级被模块化，使得所有的解码以禁用和使能级在级内处理，并且每级的唯一输入是分频比信号、mod_in信号、跳转信号和输入时钟(ck_in)。如图8所示计算ena_out901、903和905，但是由于禁用和使能级的解码是在级内处理，所以可以通过添加另一分频器级而不增加任何附加逻辑来增加分频器链。

参考图10，实施例示出了具有使能输入的经改进的2/3分频器级1005和1003可以与更传统的缺少其它级的使能/禁用功能的2/3分频器级1001组合。由于第一级没有使能输入，分频器支持2-15之间的分频比。

当更新分频比时，最好用可用的最大时序裕度进行更新。结果证明，来自最下游的使能级的ck_out信号从用于更新分频比的时序裕度角度来看是最佳的。然而，当级被禁用时，被禁用的级将不再提供更新时钟信号，因为ck_out信号被解除有效。相反，更新时钟需要从最后的使能级分支，以获得最佳的更新时序裕度。参考图11，在一个实施例中，可以使用多路复用器1101来选择作为分频比更新信号ck_update的期望的ck_out信号(从n个ck_out信号中的值)，以将分频器中的最大时序裕度以较宽的分频比保持在分频器中。该选择基于分频比的解码1103，因为分频比确定哪个级处于禁用状态。选择来自最下游的使能级的ck_out信号以提供更新信号以更新分频比，从而保持用于更新分频比的最大可能时序裕度，而不考虑禁用的级数。

虽然图11示出了用于选择更新时钟信号的一种实现方式，但是由于多路复用器1101将必须随分频链长度的每个变化而改变，所以该特定解决方案可能不适合于模块化方法。因此，参考图12，在另一个实施例中，使用模数输出信号(mod_out)作为更新时钟的基础。标准2/3链(见图2中的分频器200)使用最下游级的ck_out作为更新信号(ck_update)。对于标准链中的级205，mod_in始终为1，因此mod_out(mod_out_inv)的反向总是等于ck_out。该实施例依赖于以下事实：对于每个级，如果mod_in为1，则mod_out只能为1。换句话说，mod_out脉冲在输出时钟的每个周期仅有一次，并且适合于mod_in脉冲。该属性对于ck_in和ck_out是不正确的，因为ck_in在每个ck_out周期切换多次。

因此，模数输出信号接近ck_out信号的定时，对于图12和13所示的实施例是有用的。图12所示的分频链包括分频器级1201、分频器级1203和分频器级1205。ck_update信号1214用于更新分频比位元，这里为div<3：0>，并且基于来自最下游的使能级的mod_out信号。当一个级被禁用时，禁用的级将不再提供更新时钟信号，因为禁用级的mod_out信号保持有效。相反，与图11的具有多路复用器的实施例一样，更新时钟需要从最后使能的级分流出来，以获得最佳的更新时序裕度。其可以通过每个级中的附加解码逻辑来实现，其如果下游级被禁用，则可以选择当前级的mod_out信号，或者如果下游级被使能，则从下游级通过更新时钟。

图12a示出了确保最下游的使能级的输出被用作分频比的更新时钟的解码逻辑的实施例。注意，最上游级1201没有ena_in，且分频比是2-15。如果级1205被使能，则逻辑1204将mod_out信号1207的反向(mod_out_inv)1221从分频器级1205传递到逻辑1206。反向是由于在逻辑1204中使用nand闸1220。然后，逻辑1206将信号1210(与mod_out_inv1221相同)传递到“and”闸1208，其中“and”闸1208又提供ck_update1214。使用从最下游使能级的mod_out_inv以产生更新时钟信号是基于来自相邻上游级的mod_out信号适应来自相邻下游级的mod_out信号的性质。该性质在图12b中示出，其中示出了下游mod_out_inv1221和mod-out_inv1223以及mod_out_inv1225。注意，图12b示出了没有延迟的理想级的定时。由于触发器的时钟到q延迟，mod_out_inv信号的下降沿随着实际延迟，一个接一个地下降使得较小的脉冲恰好在更大的脉冲内。

如果级1205被禁用，则逻辑1204将高逻辑电平(逻辑1)传递到逻辑1206。如果级1203被使能(并且级1205被禁用)，则逻辑1206将mod_out信号1209的反向1223从级1203传递到“and”闸1208。反向是由于在逻辑1206中使用nand闸1222。如果级1203也被禁用，则逻辑1206将逻辑1传递到“and”闸1208，并且来自级1201的mod_out信号1211提供更新时钟。

从定时的角度来看，ck_out比mod-out_inv更适宜作为更新时钟，因为使用mod_out_inv有一个额外的nand闸的延迟。然而，为了使图12的实施例中的逻辑可行，需要使用mod_out_inv，并且所使用的逻辑允许使用如图13所示的模块级。来自分频器级的mod_out信号接近其反向ck_out信号(ck_out_inv)，除了每个周期一个以外的所有脉冲都是闸控的。这意味着mod_out_inv实际上比起ck_out_inv更接近ck_out。假设使用上升沿来更新分频比，对于图11的实施例，期望从图11所示的级中选择一个ck_out信号作为更新时钟。然而，对于图12的实施例，mod_out_inv更为适合。

图13示出了分频器实施例，其中时钟更新解码被带入每个级以允许模块化。图13示出了分频比为2-15的分频器，其通过从最下游使能级中选择mod_out_inv信号作为分频比更新信号，其中mod_out_inv表示mod_out的反向值，从而提供无故障切换。分频器包括级1301、1303和1305。如图12和图13所示，从级1305提供的strobe_out信号1307对应于来自逻辑1204的输出信号1212，并且是到级1303的strobe_in信号。类似地，来自级1303的strobe_out信号1309对应于来自逻辑1206的输出信号1210。换句话说，每级包含逻辑1206，以基于strobe_in信号、mod_out信号和如图12所示的信号中的使能来产生strobe_out信号。以这种方式，可以通过选择来自最下游使能级的mod_out信号(使用strobe_in和strobe_out信号得出)作为分频比更新信号来利用模块化分频器级以提供无故障切换。

返回参考图12a，注意，选通电路对于第一级1201是不同的，因为该级没有使能输入。该级的选通电路包括单个“and”闸(1208)，而不是例如逻辑1206中可以被禁用的级的nand和“and”闸。对于4-15分频器实施例，其中只有第三级可被禁用，第一级可以省略选通和使能电路，并且第二级将需要选通电路，但是可以省略使能电路。

可以通过div_ratio信号以无符号二进制整数来控制分频器。拓扑结构是模块化的，允许设计2/3分频级，然后复制。其范围不再限于单个八度。功率很低，因为只有第一级的逻辑需要以最大频率计时。最后，其可以无故障地更新，同时以最大时序裕度运行。

因此，已经描述了关于2/3分频器的各个方面。本文阐述的本发明的描述是说明性的，并不意图限制如所附权利要求中所阐述的本发明的范围。在不脱离如所附权利要求中阐述的本发明的范围的情况下，可以基于本文所阐述的描述进行本文公开的实施例的其它变型和修改。