拼板工艺边及拼板方法与流程

本发明涉及电子领域，更具体地，涉及一种拼板工艺边及拼板方法。

背景技术：

pcb介质层厚度的均匀性对pcb的各项性能均有一定影响，例如，随着pcb趋于轻薄短小发展，pcb中介质层厚度越来越小，使得介质层厚度均匀性的控制对阻抗的影响越来越大。对于有阻抗控制要求的pcb，目前常见的做法是在pcb拼板板边位置设计阻抗测试条或测试模块，用于模拟单元内的阻抗，可通过检测阻抗测试条或测试模块的阻抗快速、方便地判断pcb的阻抗控制情况。但是，由于阻抗测试条或测试模块的图形、残铜率和所处的拼板位置等与实际图形存在较大的差异，使得阻抗测试条或测试模块的介质层厚度与图形单元差异较大，同时，在层压时板边溢胶等因素的存在会进一步增大阻抗测试条或测试模块与图形单元的介质层厚度差异，而介质层厚度对阻抗控制的影响占比最大，从而导致阻抗测试条或测试模块与图形单元的阻抗值不一致的情况。

因此，改善pcb电路板的介质层厚度均匀性是各pcb企业急需解决的问题。

技术实现要素：

基于此，本发明在于克服现有技术中pcb因设计导致pcb拼板介质层厚度不均匀，进一步导致测试条或测试模块的检测结果无法真实反映图形单元相应值的缺陷，提供一种拼板工艺边及拼板方法。

其技术方案如下：

一种拼板工艺边，设于电路板的图形单元的外围，包括：至少两层层叠设置的工艺边，每层工艺边上设有平衡铜点，且每层工艺边的残铜率与相应层的图形单元的残铜率相同。

本技术方案的拼板工艺边与拼板的图形单元有相同的叠层，且拼板工艺边保留常规的板边辅助孔的靶标，例如层压定位孔、钻孔定位孔等；在pcb各层的工艺边对应位置设置平衡铜点，即拼板工艺边的所有层均设置平衡铜点，且所述平衡铜点设置的数量以及平衡铜点的尺寸满足铺设平衡铜点后的拼板工艺边各层的残铜率与相应层的图形单元的残铜率相同。由于拼板工艺边各层的残铜率与相应层的图形单元的残铜率一致，因此保证了层压填胶后的拼板工艺边与图形单元的介质层厚度的一致性，提高拼板的板厚一致性，同时可保证电镀时拼板工艺边与图形单元的电流密度分布更加均匀，提高设置于工艺边内的测试条或测试模块测试结果的准确性，有效代表图形单元图形单元的相关真实值。

在其中一个实施例中，相邻层的平衡铜点呈错位设置。

在其中一个实施例中，所述相邻层的平衡铜点的中心点呈错位设置。

在其中一个实施例中，所述平衡铜点为圆形、矩形、三角形或多边形。

在其中一个实施例中，同一层的平衡铜点或不同层的平衡铜点的中心距保持不变，和/或同一层的平衡铜点或不同层的平衡铜点的尺寸连续可变。

在其中一个实施例中，至少内层工艺边的边缘设有带流胶槽的铜皮。

在其中一个实施例中，相邻层的流胶槽呈错位设置。

本技术方案还提供一种拼板方法，所述拼板包括拼板工艺边以及置于拼板工艺边内的至少一个图形单元和测试条或测试模块，所述拼板工艺边为上述任一实施例所述的拼板工艺边，所述拼板方法为：

所述测试条或测试模块置于图形单元距拼板工艺边的板边余量较多的方向上，且拼板后图形单元和测试条或测试模块形成的拼板的边沿，距离拼板工艺边的板边余量相等。

本技术方案的拼板方法遵守中心紧凑、板边余量对称的原则，提高测试条或测试模块测试结果的准确性，有效地代表图形单元的相关真实值。

在其中一个实施例中，当所述图形单元的数量为多个时，优选地，所述测试条或测试模块置于图形单元之间。

在其中一个实施例中，当所述测试条或测试模块的数量为至少两个时，至少两个测试条或测试模块并排放置。

在其中一个实施例中，拼板后图形单元和测试条或测试模块形成的拼板的边沿，距离拼板工艺边的板边余量不少于0.5英寸；和/或所述测试条或测试模块与图形单元之间间隔设置，且测试条或测试模块与图形单元的间距范围为0.05英寸-0.1英寸之间。

本发明的有益效果在于：

本技术方案的拼板工艺边与拼板的图形单元有相同的叠层，且拼板工艺边保留常规的板边辅助孔的靶标，例如层压定位孔、钻孔定位孔等；在pcb各层工艺边上设置平衡铜点，即拼板工艺边的所有层均设置平衡铜点，且所述平衡铜点设置的数量以及平衡铜点的尺寸满足铺设平衡铜点后的拼板工艺边各层的残铜率与相应层的图形单元的残铜率相同。由于拼板工艺边各层的残铜率与相应层的图形单元的残铜率一致，因此保证了层压填胶后的拼板工艺边与图形单元的介质层厚度的一致性，提高拼板的板厚一致性，同时可保证电镀时拼板工艺边与图形单元的电流密度分布更加均匀，提高设置于工艺边内的测试条或测试模块测试结果的准确性，有效地代表图形单元的相关真实值。

本技术方案的拼板方法遵守中心紧凑、板边余量对称的原则，提高测试条或测试模块与图形单元的一致性，使测试条或测试模块有效地代表图形单元的相关真实值。

附图说明

图1为本发明的拼板工艺边的结构示意图；

图2为本发明的相邻层的平衡铜点的示意图一；

图3为本发明的相邻层的平衡铜点的示意图二；

图4为本发明的某层工艺边的结构示意图；

图5为与图4工艺边相邻层的工艺边的结构示意图；

图6为本发明的拼板的一拼一的示意图；

图7为本发明的拼板的一拼二的示意图一；

图8为本发明的拼板的一拼二的示意图二；

图9为本发明的拼板的一拼三的示意图。

附图标记说明：

100、拼板工艺边；10、工艺边；11、平衡铜点；111、第一层上的平衡铜点；112、第二层上的平衡铜点；12、铜皮；121、流胶槽；200、图形单元；300、测试条或测试模块。

具体实施方式

为使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及具体实施方式，对本发明进行进一步的详细说明。应当理解的是，此处所描述的具体实施方式仅用以解释本发明，并不限定本发明的保护范围。

如图1所示的一种拼板工艺边100，设于电路板的图形单元200的外围，包括：至少两层层叠设置的工艺边10，每层工艺边10上设有平衡铜点11，且每层工艺边10的残铜率与相应层的图形单元200的残铜率相同。

本实施方式的拼板工艺边100与拼板的图形单元200有相同的叠层，且拼板工艺100边保留常规的板边辅助孔的靶标，例如层压定位孔、钻孔定位孔等；在每层工艺边10上设置平衡铜点11，即拼板工艺边100的所有层均设置平衡铜点，且所述平衡铜点11设置的数量以及平衡铜点11的尺寸满足铺设平衡铜点11后的拼板工艺边100各层的残铜率与相应层的图形单元200的残铜率相同。由于拼板工艺边100各层的残铜率与相应层的图形单元200的残铜率一致，因此保证了层压填胶后的拼板工艺边100与图形单元200的介质层厚度的一致性，提高拼板的板厚一致性，同时可保证电镀时拼板工艺边与图形单元的电流密度分布更加均匀，提高设置于工艺边100的测试条或测试模块测试结果的准确性，有效地代表图形单元200的相关真实值。

进一步地，同一层的平衡铜点11或不同层的平衡铜点11的中心距保持不变，和/或同一层的平衡铜点11或不同层的平衡铜点11的尺寸连续可变。即同一层的相邻的平衡铜点11的中心点之间的距离保持不变，或每一层上相邻的平衡铜点11的中心点之间的距离均相同；而不同层的平衡铜点11的尺寸可以相同，也可以不同，同一层上的平衡铜点11的尺寸也可以相同，可以不相同，且平衡铜点11的尺寸连续可变，从而可提供残铜率为0％-100％连续可变的选择，使得拼板工艺边的残铜率与图形单元的残铜率一致。优选地，同一层上相邻平衡铜点11的中心距离为100mil，根据图形单元的实际残铜率调整平衡铜点11的边长为50mil或半径为0-80mil，从而获得0％-100％连续可变的残铜率。当pcb有多层时，每层的工艺边10的残铜率与该层的图形单元200的残铜率一致。

进一步地，相邻层的平衡铜点11呈错位设置。如图1和图2所示，相邻层的平衡铜点11错位排布，例如第一层上的平衡铜点111和与第一层相邻的第二层上的平衡铜点112错位且不重叠，提高了拼板工艺边100的厚度均匀性。

进一步地，所述相邻层的平衡铜点11的中心点呈错位设置。如图3所示，例如第三层上的平衡铜点113和与第三层相邻的第四层上的平衡铜点114的中心点错位，且上述第三层上的平衡铜点113和第四层上的平衡铜点114存在部分重叠。由于每层工艺边10上的平衡铜点11的尺寸不一致，且当某层或某相邻两层的图形单元的残铜率较大时，为了满足残铜率与图形单元一致，拼板工艺边100上相应层的平衡铜点11的尺寸也较大，从而使得相邻层的平衡铜点11可能存在重叠现象，无法满足相邻层的平衡铜点11在其尺寸范围内完全错位；此时，只需满足相邻层的平衡铜点11的中心点错位设置，最大限度地提高拼板工艺边100的厚度均匀性。

进一步地，可将拼板工艺边100上奇数层上各平衡铜点11的中心点所在位置设为每层奇数层上的同一位置，拼板工艺边100上偶数层上各平衡铜点11的中心点所在位置设为每层偶数层上的同一位置，简化操作工艺，提高铺设平衡铜点11的效率。

进一步地，所述平衡铜点11有多个，且多个平衡铜点11均匀设置于工艺边10上，进一步提高拼板工艺边100的厚度均匀性。

进一步地，所述平衡铜点11为圆形、矩形、三角形或多边形。如图1至图3所示，本实施方式的平衡铜点11采用圆形，圆形平衡铜点11的半径范围为0-80之间连续可变，在其他实施方式中还可采用方形等简单且方便的图形作为平衡铜点11的形状。

进一步地，至少内层工艺边10的边缘设有带流胶槽121的铜皮12。图4和图5所示，为减弱pcb板板边溢胶过大对介质层厚度的影响，在每层的工艺边10上除铺设有平衡铜点11外，在工艺边10的边缘即板边一定尺寸设计带有流胶槽121的铜皮12，避免板边溢胶过大的现象，进一步提升pcb板介质层厚度的均匀性。

进一步地，如图1所示，相邻层的流胶槽121呈错位设置。图1为相邻两层工艺边10层叠后的结构示意图，即图4和图5层叠后的结构示意图，从图中可看出，相邻层的平衡铜点11以及流胶槽121均错位设置，提高了拼板工艺边100的厚度均匀性。

如图6至图9所示，本实施方式还提供一种拼板方法，所述拼板包括拼板工艺边100以及置于拼板工艺边100内的至少一个图形单元200和测试条或测试模块300，所述拼板工艺边100为上述任一实施例所述的拼板工艺边100，所述拼板方法如下：

所述测试条或测试模块300置于图形单元200距拼板工艺边的板边余量较多的方向上，且拼板后图形单元200和测试条或测试模块300形成的拼板的边沿，距离拼板工艺边100的板边余量相等。如图6所示，保证d1＝d2,d3＝d4，进一步地，d1＝d2>0.75,d3＝d4>0.75英寸为最佳实施方案；如若不能满足，至少需保证同一方向上的图形单元200和测试条或测试模块300形成的拼板的边沿，距离拼板工艺边100的板边余量相等；即d1＝d2，d3＝d4。

进一步地，当所述图形单元200的数量为多个时，所述测试条或测试模块300置于图形单元200之间，且拼板后图形单元200和测试条或测试模块300形成的拼板的边沿，距离拼板工艺边100的板边余量相等；如图7所示，本实施方式以一拼二为例，所述测试条或测试模块300设于两图形单元200之间，且拼板后图形单元200和测试条或测试模块300形成的拼板的边沿，距离拼板工艺边100的板边余量相等；即保证d5＝d6，d7＝d8，进一步地，d5＝d6>0.75,d7＝d8>0.75英寸为最佳实施方案；如若不能满足，至少需保证同一方向上的图形单元200和测试条或测试模块300形成的拼板的边沿，即图形单元200和测试条或测试模块300形成的拼板的左侧与右侧、上侧与下侧的边沿分别距离拼板工艺边100的板边余量相等；即d5＝d6，d7＝d8。

进一步地，如果测试条或测试模块300置于图形单元200之间后，导致相应的两侧距拼板工艺边100的板边余量较小，而另一方向的板边余量足够大时，调整测试条或测试模块300位置，将测试条或测试模块300置于余量较多方向上的图形单元200边缘或图形单元200之间，遵守中心紧凑、板边余量对称的原则。如图7和图8所示，本实施方式以一拼二为例，当按照图7的方法布置测试条或测试模块300的位置后，导致d5＝d6<0.50英寸，而d7＝d8又足够大时，需调整测试条或测试模块300的位置，改为图8所示的拼板形式，需保证d5＝d6，d7＝d8。另外，若改为图8所示的拼板形式，d5＝d6>0.50英寸，但d7＝d8<0.50英寸时，优先考虑上述四边距板边余量更加接近0.50英寸的拼板形式，或考虑更换拼板尺寸。

本实施方式的拼板方法遵守中心紧凑、板边余量对称的原则，提高测试条或测试模块300测试结果的准确性，有效代表图形单元200的相关真实值。如图9所示，当一拼三时，遵守中心紧凑、板边余量对称的原则，需保证拼板后图形单元200和测试条或测试模块300形成的拼板的边沿，距离拼板工艺边100的板边余量相等；即保证d9＝d10，d11＝d12，d13＝d14。

进一步地，所述测试条或测试模块300的数量可超过一个，即当至少两个测试条或测试模块300设于同一拼板内时，优选地，至少两个测试条或测试模块300并排放置。

进一步地，所述测试条或测试模块300与图形单元200之间间隔设置，且测试条或测试模块300与图形单元200的间距l1的范围为0.05英寸-0.1英寸之间。本实施方式中l1＝0.1英寸。另外，当相邻两图形单元200之间未设置测试条或测试模块300时，相邻两图形单元200也需间隔设置，且相邻两图形单元200之间的间距l2的范围为0.05英寸-0.1英寸之间。本实施方式中l2＝0.1英寸。

进一步地，本实施方式所采用的测试条或测试模块300为阻抗测试条或测试模块，本实施方式对pcb板的拼板方法进行优化，从而降低了测试条或测试模块与拼板内图形单元的差异，使测试条或测试模块的测试结果更能代表图形单元的真实值。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。