技术特征：
技术总结
本申请案涉及具有直接分频的分数时钟分频器。所揭示的实例包含分数分频器FFD电路(210)，所述FFD电路(210)包含：动态分频器(302)，其响应于输入时钟信号(CLKIN)的可调整整数NK个循环的计数而提供相移脉冲输出信号(P1、P2)；输出电路(310)，其提供具有在所述脉冲输出信号(P1、P2)的第一边缘之间的第一边缘的输出时钟信号(CLKOUT)；以及Δ‑Σ调制器DSM(320)，其通过第二脉冲输出信号(P2)来计时以接收第一预定值(α)及提供DSM输出值(mK)；以及相位累加器(326)，其接收表示所述DSM输出值(mK)和第二预定值(MP)的总和的步进输入值(SI)。所述相位累加器(326)把除数输入信号(NK)提供到所述动态分频器(302)且把相位调整值(bK)提供到所述输出电路(310)以控制所述输出时钟信号(CLKOUT)的所述第一边缘在所述脉冲输出信号(P1、P2)的所述第一边缘之间的位置。
技术研发人员：R·霍什亚;周文婷;阿里·基埃;巴赫尔·哈龙;A·巴哈伊
受保护的技术使用者：德州仪器公司
技术研发日：2017.09.26
技术公布日：2018.04.06