包括一个或多个逻辑电路区域的可调反向偏压的集成电路的制作方法

本发明涉及一种集成半导体电路，该集成半导体电路包括第一逻辑电路区域，该第一逻辑电路区域包括用于将第一区域时钟信号供应至第一逻辑电路区域的一个或多个数字逻辑电路的第一区域时钟网络。集成半导体电路还包括时钟门控电路，该时钟门控电路配置为根据时钟信号导出第一区域时钟信号，并且根据第一逻辑电路区域的状态选择信号来选择性地施加和中断第一区域时钟信号。第一逻辑电路区域包括与一个或多个数字逻辑电路的pmos晶体管的相应主体连接的第一反向偏置电压栅格和与一个或多个数字逻辑电路的nmos晶体管的相应主体连接的第二反向偏置电压栅格。集成半导体电路还包括可控反向偏置电压发生器，该可控反向偏置电压发生器配置为根据状态选择信号在第一电平和第二电平之间调节第一反向偏置电压栅格的反向偏置电压；并且根据状态选择信号在第一电平和第二电平之间调节第二反向偏置电压栅格的反向偏置电压。

背景技术：

在现代集成电路小规模cmos工艺中实施的数字逻辑电路(诸如时序逻辑电路和组合逻辑电路)遭受泄漏功率损耗。已知通过利用所谓的时钟门控机制来实现在此类数字逻辑电路中的功率节省，该时钟门控机制通过防止转换非活动(inactive)电路区域和页(leaf)触发器的区域时钟信号来节省动态或切换功率。

遗憾的是，由于时钟门控电路操作或控制的逻辑电路区域内的数字逻辑电路的nmos和pmos晶体管的相应泄漏电流，非活动逻辑电路区域的数字逻辑电路仍可能消耗相对大的功率量。随着cmos工艺的特征尺寸的缩小，这种泄漏电流通常是一个越来越大的问题。亚阈值导通和逆向偏置二极管泄漏引起nmos和pmos晶体管的泄漏电流的增大。对于在相对低的时钟频率下(例如以小于50mhz或25mhz的时钟频率)操作的数字逻辑电路，这个问题特别明显。在此类相对低的时钟频率下操作的某些数字逻辑电路中，泄漏功率可能超过动态功率。用于听力设备的集成电路是一种类型的应用，其中由于常规听力设备电池的极其有限的能量储存，所以可能在相对低的时钟频率下操作数字逻辑电路。

因此，本领域仍然需要用于数字逻辑电路，特别是如以上所论述在相对低的时钟频率下操作的数字逻辑电路的改进的功率节省机制。

技术实现要素：

本发明的第一方面涉及一种集成半导体电路，该集成半导体电路包括用于将时钟信号分配至一个或多个逻辑电路区域的时钟信号栅格和由正dc电源电压和负dc电源电压供电的第一逻辑电路区域。第一逻辑电路区域包括：第一区域时钟网络，该第一区域时钟网络用于将第一区域时钟信号供应至第一逻辑电路区域的一个或多个数字逻辑电路；时钟门控电路，该时钟门控电路配置为根据时钟信号导出第一区域时钟信号，并且根据第一逻辑电路区域的状态选择信号来选择性地施加和中断第一区域时钟信号；第一反向偏置电压栅格和第二反向偏置电压栅格，该第一反向偏置电压栅格连接至一个或多个数字逻辑电路的pmos晶体管的相应主体，该第二反向偏置电压栅格连接至一个或多个数字逻辑电路的nmos晶体管的相应主体；可控反向偏置电压发生器，该可控反向偏置电压发生器配置为：根据状态选择信号在第一电平和第二电平之间调节第一反向偏置电压栅格的反向偏置电压；并且根据状态选择信号在第一电平和第二电平之间调节第二反向偏置电压栅格的反向偏置电压。

状态选择信号配置为在活动(active)状态(其中第一区域时钟信号是活动的)和非活动状态(其中第一区域时钟信号被中断或是未接通(non-switching))之间切换第一逻辑电路区域。本发明的集成半导体电路利用状态选择信号来确定第一反向偏置电压栅格的偏置电压和第二反向偏置电压栅格的偏置电压。由此，当第一逻辑电路区域处于其中第一区域时钟信号接通的活动状态时，状态选择信号例如可以用于将第一反向偏置电压栅格的电压设定为正dc电源电压，例如，反向偏置电压或偏置电压的第一电平。尽管具有相对高的泄漏电流量，但是该反向偏置电压设定可以提供第一逻辑电路区域的一个或多个数字逻辑电路的最大速度。当第一逻辑电路区域处于其中第一区域时钟信号被时钟门控电路中断的非活动状态时，状态选择信号可以用于将第一反向偏置电压栅格的电压设定为高于正dc电源电压的偏置电压，例如第二电平。该反向偏置电压的第二电平设定可以显著减少通过第一逻辑电路区域的一个或多个数字逻辑电路的pmos晶体管的泄漏电流。因此，在第一逻辑电路区域处于非活动状态或休眠状态时，该特征提供了第一逻辑电路区域中显著减少的泄漏功率。当第一逻辑电路区域处于上述活动状态时，状态选择信号可以以对应的方式用于将第二反向偏置电压栅格的电压设定为负dc电源电压，例如反向偏置电压的第一电平。当第一逻辑电路区域处于非活动状态时，状态选择信号可以用于将第二反向偏置电压栅格的电压设定为低于负dc电源电压的偏置电压，例如第二电平。该反向偏置电压的第二电平设定可以显著减少通过第一逻辑电路区域的一个或多个数字逻辑电路的nmos晶体管的泄漏电流。

可控反向偏置电压发生器可以相应地配置为：在第一逻辑电路区域的活动状态下，将第一反向偏置电压栅格的反向偏置电压调节至正dc电源电压，并且将第二反向偏置电压栅格的反向偏置电压或偏置电压调节至负dc电源电压；以及在非活动状态下，将第一反向偏置电压栅格的反向偏置电压调节至高于正dc电源电压的电压，并且将第二反向偏置电压栅格的反向偏置电压或偏置电压调节至低于负dc电源电压的电压。

根据集成半导体电路的其他实施例，当第一逻辑电路区域处于非活动状态时，利用状态选择信号将第一反向偏置电压栅格的电压设定为正dc电源电压，例如第二电平，并且当第一逻辑电路区域处于活动状态时，利用状态选择信号将第一反向偏置电压栅格的电压设定为低于正dc电源电压的偏置电压，例如第一电平。在后面的实施例中，当第一逻辑电路区域处于非活动状态时，利用状态选择信号将第二反向偏置电压栅格的电压设定为负dc电源电压，例如第二电平，并且当第一逻辑电路区域处于活动状态时，利用状态选择信号将第二反向偏置电压栅格的电压设定为高于负dc电源电压的偏置电压，例如第一电平。

因此，本发明的集成半导体电路可以将第一逻辑电路区域的一个或多个数字逻辑电路的pmos晶体管和nmos晶体管中的至少一个的可调主体偏置电压与时钟门控技术组合，以共同提供例如在电路开销和功率开销方面用于减少第一逻辑电路区域的一个或多个数字逻辑电路的泄漏功率的高效方法。

对于pmos晶体管，第一反向偏置电压的第二电平可以比第一反向偏置电压的第一电平高至少100mv以上。对于nmos晶体管，第二反向偏置电压的第二电平可以比第二反向偏置电压的第一电平低至少100mv以上。因此，在第二反向偏置电压的第一电平对应于负dc电源电压(例如，接地电压)的情况下，第二反向偏置电压的第二电平可以在接地电压之下，例如，-100mv。因此，可控反向偏置电压发生器的一个实施例可以配置为：将第一反向偏置电压栅格的第一电平和第二电平之间的电压差设定为大于100mv，更优选地至少200mv；并且将第二反向偏置电压栅格的第一电平和第二电平之间的电压差设定为大于100mv，更优选地至少200mv。

一个或多个数字逻辑电路优选地包括连接至第一区域时钟网络以用于接收第一区域时钟信号的至少一个时序逻辑电路，诸如触发器。本领域技术人员将理解，第一逻辑电路区域可以包括1至5000个单独的逻辑电路，诸如10至2000个单独的逻辑电路。各逻辑电路可以包括连接至第一区域时钟网络的多个时序逻辑电路以及附加的多个组合逻辑电路，诸如与门、或门等。

可控反向偏置电压发生器可以包括：第一多路复用器，该第一多路复用器配置为根据状态选择信号来选择性地将第一反向偏置电压和正dc电源电压连接至第一反向偏置电压栅格；和第二多路复用器，该第二多路复用器配置为根据状态选择信号选择性地将第二反向偏置电压和负dc电源电压连接至第二反向偏置电压栅格。第一反向偏置电压和第二反向偏置电压可以相对于第一逻辑电路区域远程地生成，并且经由合适的电力线栅格或引线从集成电路上的该远程位置输送(route)至可控反向偏置电压发生器。在后面的实施例中，可以从一个或多个共享电压变换器供应多个单独逻辑电路区域的相应第一反向偏置电压和第二反向偏置电压。电压变换器可以包括线性电压调整器或开关模式dc-dc变换器。开关模式dc-dc变换器可以配置为根据正dc电源电压生成第一反向偏置电压和第二反向偏置电压中的至少一个。根据一个这样的实施例，开关模式dc-dc变换器可以包括开关电容器功率变换器，该开关电容器功率变换器通常具有紧凑的布局(即小的半导体管芯)和高变换效率。

第一多路复用器可以包括：连接至第一反向偏置电压的第一输入端和连接至正dc电源电压的第二输入端；耦合至状态选择信号的选择输入端；连接至第一反向偏置电压栅格的输出端。第二多路复用器同样可以包括：连接至第二反向偏置电压的第一输入端和连接至负dc电源电压的第二输入端；耦合至状态选择信号的选择输入端；连接至第二反向偏置电压栅格的输出端。

时钟门控电路的一个实施例包括d-ff(d触发器)和与门。d-ff具有连接至状态选择信号的数据输入端、连接至时钟信号的时钟输入端和连接至与门的第一输入端的输出端，而与门的第二输入端连接至时钟信号，使得与门的输出端将第一区域时钟信号供应至第一区域时钟网络。下面参考附图附加详细地论述该实施例的操作和优点。

可以以不同类型的cmos技术，例如完全耗尽的绝缘体上硅(fdsoi)工艺或部分耗尽的绝缘体上硅(pdsoi)工艺，来集成本发明的集成半导体电路。这些cmos技术允许在宽电压范围上对nmos晶体管和pmos晶体管的相应反向偏置电压进行显著电压调节，以控制nmos晶体管和pmos晶体管的相应阈值电压。因此，在完全耗尽的绝缘体上硅(fdsoi)半导体衬底或部分耗尽的绝缘体上硅(pdsoi)半导体衬底上布置，即制造集成半导体电路的一个实施例。完全或部分耗尽的绝缘体上硅衬底可以包括标准阱结构；所述标准阱结构包括：多个n阱，其包括一个或多个数字逻辑电路的相应pmos晶体管，所述多个n阱连接至第二反向偏置电压栅格以用于接收第二反向偏置电压；和多个p阱，其包括一个或多个数字逻辑电路的相应nmos晶体管，所述多个p阱连接至第一反向偏置电压栅格以用于接收第一反向偏置电压，如下面参考附图附加详细论述的。

完全或部分耗尽的绝缘体上硅衬底的替代实施例包括倒置阱结构。倒置阱结构包括：多个n阱，其包括一个或多个数字逻辑电路的相应nmos晶体管，所述多个n阱连接至第二反向偏置电压栅格以用于接收第二反向偏置电压；和多个p阱，其包括一个或多个数字逻辑电路的相应pmos晶体管，所述多个p阱连接至第一反向偏置电压栅格以用于接收第一反向偏置电压；以及多个深n阱扩散区，布置多个p阱中的相应p阱，如下面参考附图附加详细论述的。

使用双阱结构通过块状cmos工艺来集成本发明的集成半导体电路的又一实施例，以支持用于pmos晶体管和nmos晶体管的可分别和灵活调节的反向偏置电压。因此，集成半导体电路可以包括块状cmos衬底，其包括双阱结构；所述双阱结构包括：多个n阱，其包括一个或多个数字逻辑电路的相应nmos晶体管，所述多个n阱连接至第二反向偏置电压栅格以用于接收第二反向偏置电压；和多个p阱，其包括一个或多个数字逻辑电路的相应pmos晶体管，所述多个p阱连接至第一反向偏置电压栅格以用于接收第一反向偏置电压；以及多个深n阱扩散区，布置多个p阱中的相应p阱。

本发明的第二方面涉及一种控制集成半导体电路的第一逻辑电路区域的一个或多个数字逻辑电路的泄漏电流的方法，该方法包括：将时钟信号和状态选择信号供应至时钟门控电路；根据时钟信号和状态选择信号导出用于第一逻辑电路区域的第一区域时钟信号；在第一逻辑电路区域的活动状态下将第一区域时钟信号施加至第一逻辑电路区域的区域时钟网络；在第一逻辑电路区域的非活动状态下中断第一区域时钟信号；将反向偏置电压供应至与一个或多个数字逻辑电路的多个pmos晶体管的主体连接的第一反向偏置电压栅格；将第二反向偏置电压供应至与一个或多个数字逻辑电路的nmos晶体管的主体连接的第二反向偏置电压栅格；根据状态选择信号在第一电平和第二电平之间调节第一反向偏置电压栅格的反向偏置电压；根据状态选择信号在第一电平和第二电平之间调节第一反向偏置电压栅格的反向偏置电压。

本领域技术人员将理解，第一反向偏置电压栅格的反向偏置电压可以根据先前描述的机制中的任一个来调节和/或第二反向偏置电压栅格的反向偏置电压可以根据先前描述的机制中的任一个来调节。

本发明的第三方面涉及一种听力设备，该听力设备包括根据集成半导体电路的上述实施例中的任一个的集成半导体电路。该集成半导体电路包括控制和处理电路，该控制和处理电路包括：第一音频输入通道，该第一音频输入通道用于接收第一音频信号；信号处理器，该信号处理器用于接收并处理第一音频信号，用于根据用户的听力损失生成补偿的麦克风信号；输出放大器，该输出放大器用于接收补偿的麦克风信号，并生成放大或缓冲的输出信号，以应用于听力设备的微型接收器或扬声器。

信号处理器可以包括先前论述的一个或多个逻辑电路区域，其中每个逻辑电路区域都包括用于将区域时钟信号供应至每个逻辑电路区域的区域时钟网络以及相关联的时钟门控电路，该时钟门控电路配置为根据集成电路的主时钟信号导出区域时钟信号，并且根据与所提及的逻辑电路区域相关联的专用状态选择信号来选择性地施加和中断每个区域时钟信号。因此，多个逻辑电路区域的每个区域都可以通过专用状态选择信号在其活动状态和非活动状态之间切换。

听力设备的信号处理器可以包括专用数字逻辑电路、软件可编程处理器或其任何组合。如本文所使用的，术语“处理器”、“信号处理器”、“控制器”、“系统”等旨在指代微处理器或cpu相关实体、硬件、硬件和软件的组合、软件或执行中的软件。例如，“处理器”、“信号处理器”、“控制器”、“系统”等可以是(但不限于)处理器上运行的进程、处理器、对象、可执行文件、执行的线程和/或程序。举例来说，术语“处理器”、“信号处理器”、“控制器”、“系统”等指定在处理器上运行的应用和硬件处理器两者。一个或多个“处理器”、“信号处理器”、“控制器”、“系统”等或其任何组合可以存在于进程和/或执行的线程内，并且一个或多个“处理器”、“信号处理器”、“控制器”、“系统”等或其任何组合可以位于能够与其它硬件电路组合的一个硬件处理器上，和/或分布在能够与其它硬件电路组合的两个或更多个硬件处理器之间。而且，处理器(或类似的术语)可以是能够执行信号处理的任何组件或组件的任何组合。例如，信号处理器可以是asic处理器、fpga处理器、通用处理器、微处理器、电路组件或集成电路。

附图说明

将结合附图更详细地描述本发明的实施例，其中：

图1示出根据本发明的第一实施例的包括至少一个逻辑电路区域和其相关联的时钟门控电路的集成电路的简化示意性框图；

图2a和图2b示出在三种不同的完全耗尽的绝缘体上硅(fdsoi)cmos工艺技术中布置在集成电路的至少一个逻辑电路区域内的示例性反相器电路的晶体管布局；

图3a和图3b分别示出以所谓的倒置阱(flip-well)fdsoi工艺集成的示例性反相器电路的截面图和顶视图晶体管布局；并且

图4a和图4b示意性地示出根据本发明的两个不同实施例的在先前论述的倒置阱fdsoi工艺中的集成半导体电路上的时钟门控逻辑电路区域的顶视平面图。

具体实施方式

参考附图描述包括由相应区域时钟信号和相应可调反向偏置电压控制的一个或若干个逻辑电路区域的本发明的集成电路的以下各种示例性实施例。本领域技术人员将理解，为了清楚起见，附图是示意性和简化的，并且因此仅示出对于理解本发明所需要的细节，而省略了其他细节。相同的附图标记始终指代相同的元件或组件。因此，将没有必要针对每个附图详细描述相同的元件或组件。本领域技术人员将进一步了解，某些动作和/或步骤可以以具体的发生顺序来描述或描绘，同时本领域技术人员将理解，实际上不需要关于次序的此类特定性。

图1示出集成半导体电路100的简化示意性框图，该集成半导体电路包括全部形成在公共半导体衬底上的逻辑电路区域130、相关联的时钟门控电路110和可控反向偏置电压发生器120。半导体衬底可以包括完全耗尽的绝缘体上硅(fdsoi)衬底或部分耗尽的绝缘体上硅(pdsoi)衬底。本领域技术人员将理解，与标准cmos块技术相比，使用fdsoi衬底或pdsoi衬底由于在这些半导体制造技术中利用可用于施加至nmos晶体管和pmos晶体管的主体的高反向偏置电压，以及它们对泄漏电流的强烈影响而是有利的。然而，可以以双阱块状cmos技术制造集成半导体电路的替代实施例，如下面附加详细论述的。

集成半导体电路100包括时钟信号栅格102，用于将时钟信号clk分配至时钟门控电路110，并能够分配至集成半导体电路100的一个或多个附加逻辑电路区域(未示出)。因此，为了清楚起见，附图仅示出包括多个数字逻辑电路的单个逻辑电路区域130或时钟门控逻辑区域130。然而，本领域技术人员将理解，半导体衬底可以包括一个或多个时钟门控逻辑电路区域，其中每个逻辑电路区域都包括单独或专用的区域时钟网络和区域时钟信号，该区域时钟信号控制所提及的逻辑电路区域的一个或多个数字逻辑电路。如下面所论述的，可以以对应的方式根据时钟信号clk导出专用区域时钟网络中的每个的区域时钟信号。因此，示出的时钟信号clk可以是集成电路的数字逻辑电路的主时钟信号，并且因此经由合适的时钟栅格或引线跨半导体衬底分配至一个或多个时钟门控逻辑电路区域。

时钟门控电路110配置为根据主时钟信号clk导出区域时钟信号r-clk，并且根据状态选择信号en选择性地施加和中断提供至逻辑电路区域的区域时钟信号r-clk。状态选择信号en可以由电路100的全局时钟控制器生成，该全局时钟控制器配置为根据预定的控制方案生成用于一个或多个时钟门控逻辑电路区域的相应的状态选择信号。全局时钟控制器可以配置为识别非活动逻辑电路区域并且中断操作，即通过中断区域时钟信号来中断此类非活动区域的时钟控制和状态切换，以节省非活动区域内的数字逻辑电路的功率或能量。可以将全局时钟控制器实施为数字状态机。

将状态选择信号en施加至触发器101的数据输入端d，而d触发器的反相时钟输入端经由时钟栅格102连接至主时钟信号clk。因此，当选择信号(en)的逻辑状态为“0”或逻辑低时，d触发器101的输出端q保持静止在“0”处。另一方面，当选择信号(en)的逻辑状态切换至“1”或逻辑高时，作为响应，d触发器101的输出端q在主时钟信号的下一个下降时钟沿切换至逻辑高。d触发器101的输出端q耦合至与门103的第一输入端，而与门103的第二输入端经由时钟栅格102连接至主时钟信号。与门103的输出端将区域时钟信号r-clk供应至第一区域时钟网络105，该第一区域时钟网络将r-clk分配至逻辑电路区域130的数字逻辑电路的各种类型的时钟逻辑，诸如触发器、寄存器、存储器单元等。因此，由与门103执行的“与”操作确保：响应于状态选择信号en的逻辑高状态，区域时钟信号r-clk例如在主时钟频率下接通，以限定或设定可被视为时钟门控逻辑电路区域130或域的一个或多个逻辑电路区域130的活动状态。另一方面，状态选择信号en的逻辑低状态中断区域时钟信号r-clk，以限定或设定时钟门控逻辑电路区域130的非活动状态。本领域技术人员将理解，示出的时钟门控电路110中d触发器和与门的耦合仅表示一个特定示例。时钟门控电路110的其他实施例可以例如利用传输门逻辑来根据主时钟信号clk导出区域时钟信号r-clk。

时钟门控逻辑电路区域130的数字逻辑电路由正dc电源电压vdd和负dc电源电压vcc供电。负dc电源电压vcc可以是集成电路100的接地电位，并且正dc电源电压vdd的电压可以在0.6v和1.2v之间，特别是在将时钟门控逻辑电路区域130集成在针对听力设备应用的小规模cmos半导体衬底上的情况下。时钟门控逻辑电路区域130附加地包括第一反向偏置电压栅格(未示出)，该第一反向偏置电压栅格连接至区域130中的数字逻辑电路(诸如组合逻辑电路、触发器、寄存器、存储器单元等)的pmos晶体管的相应主体。时钟门控逻辑电路区域130附加地包括第二反向偏置电压栅格(未示出)，该第二反向偏置电压栅格连接至区域130中的以上提及的数字逻辑电路的nmos晶体管的相应主体。第一反向偏置电压栅格耦合至区域130的第一反向偏置输入端115，用于接收由可控反向偏置电压发生器120供应的第一反向偏置电压vbp。第二反向偏置电压栅格耦合至区域130的第二反向偏置输入端113，用于接收同样由可控反向偏置电压发生器120供应的第二反向偏置电压vbn。可控反向偏置电压发生器120生成第一反向偏置电压并通过连接至第一反向偏置输入端115的第一输出端125供应第一反向偏置电压。可控反向偏置电压发生器120还生成第二反向偏置电压并通过连接至逻辑区域130的第一反向偏置输入端115的第二输出端123供应第二反向偏置电压。下面参考多种示例性cmos半导体工艺技术进一步详细论述从第一反向偏置电压栅格至区域130的各pmos晶体管的接触点以及从第二反向偏置电压栅格至区域130的各nmos晶体管的接触点。

可控反向偏置电压发生器120包括正偏置电压发生器vbp_gen和负偏置电压发生器vb_gen。在一些实施例中，正偏置电压发生器和负偏置电压发生器中的每个都可以包括配置为根据正dc电源电压和/或根据负dc电源电压生成第一反向偏置电压和第二反向偏置电压的线性电压调整器或开关模式dc-dc变换器，例如开关电容器dc-dc变换器。本领域技术人员将理解，在本发明的一些实施例中，可以将正偏置电压发生器vbp_gen和负偏置电压发生器vb_gen中的每个布置为与时钟门控逻辑电路区域130和时钟门控电路110本地相邻。替代地，可以将正偏置电压发生器和负偏置电压发生器中的每个布置在集成电路的远处部分上，例如在先前论述的附加时钟门控逻辑电路区域中的一个处。在后一情况下，将第一(例如正)反向偏置电压和第二反向偏置电压经由合适的电力线栅格或引线从集成电路上的该远侧位置输送至可控反向偏置电压发生器120。本领域技术人员将理解，集成电路的许多单独的时钟门控逻辑电路区域可以提供有分别来自共享的正偏置电压发生器和负偏置电压发生器的正反向偏置电压和第二反向偏置电压。这以有利的方式减少了用于供应正反向偏置电压和第二反向偏置电压的电压发生器电路的总量。

此外，可控反向偏置电压发生器120包括第一多路复用器mux-p和第二多路复用器mux-n。第一多路复用器mux-p的第一输入端s1连接至由正偏置电压发生器vbp_gen供应的第一反向偏置电压。mux-p的第二输入端s2连接至正dc电源电压vdd，并且mux-p的输出端d通过一个或多个级联电压跟随器或模拟缓冲器122连接至发生器120的第一输出端125。第二多路复用器mux-n的第一输入端s1连接至负dc电源电压vcc。mux-n的第二输入端s2连接至由负偏置电压发生器vbn_gen供应的第二反向偏置电压，并且mux-n的输出端d通过一个或多个电压跟随器或模拟缓冲器122连接至发生器120的第二输出端123。电压跟随器122耦合至多路复用器mux-n、mux-p的输出端，并且经尺寸设计以足够的速度驱动与逻辑区域130的第一反向偏置电压栅格和第二反向偏置电压栅格相关联的相应寄生电容。因此，耦合至mux-p的电压跟随器122优选地经尺寸设计为将第一反向偏置电压栅格的电压从正dc电源电压vdd调节至第一反向偏置电压(或反之亦然)，以响应于逻辑区域在小于时钟信号clk的一个时钟循环中从活动状态切换至非活动状态(或反之亦然)。同样，耦合至mux-n的电压跟随器122优选地经尺寸设计为将第二反向偏置电压栅格的电压从负dc电源电压vcc调节至负反向电压(或反之亦然)，以响应于逻辑区域130在小于时钟信号clk的一个时钟循环中从活动状态切换至非活动状态(或反之亦然)。本领域技术人员将理解，电压跟随器122由此可以经尺寸设计为传送足够高的输出电流，以例如在单个时钟循环内对与第一反向偏置电压栅格和第二反向偏置电压栅格相关联的寄生电容充电和放电。第一反向偏置电压栅格和第二反向偏置电压栅格的寄生电容的大小自然取决于逻辑区域的尺寸，特别是逻辑电路区域130内的数字逻辑电路的数量以及集成电路的特定cmos半导体工艺。在任何具体逻辑电路区域(诸如逻辑电路区域130)内的数字逻辑电路的数量可以例如在1个和5000个单独逻辑电路之间(诸如在10个和2000个单独逻辑电路之间)变化。

mux-p的选择输入c和mux-n的选择输入c两者都连接至d触发器101的输出端q。因此，mux-p的选择输入c的逻辑状态确定将第一反向偏置电压还是正dc电源电压vdd输送至mux-p的输出端d，并因此施加至区域130的第一反向偏置输入端115。同样，mux-n的选择输入c的逻辑状态确定将第二反向偏置电压还是负dc电源电压vcc输送至mux-n的输出端d，并且因此施加至区域130的第二反向偏置输入端125。因此，由状态选择信号en设定的d触发器101的输出端q处的逻辑状态确定输送至区域130的第一反向偏置输入端115和第二反向偏置输入端113的第一反向偏置电压vbp和第二反向偏置电压vbn。本领域技术人员将了解，在本发明的其他实施例中，mux-p和mux-n的选择输入c可以由先前论述的全局时钟控制器而不是时钟门控电路110来生成和供应。全局时钟控制器可以例如配置为在状态选择信号en的对应状态切换之前的一定数量的时钟周期内切换选择输入c的状态。后一实施例可以有助于放宽对驱动第一反向偏置电压栅格和第二反向偏置电压栅格的相应寄生电容的驱动电流需求，该驱动电流需求施加在耦合至mux-p和mux-n的相应电压跟随器122上。

本领域技术人员将理解，当由正偏置电压发生器vbp_gen供应的第一偏置电压不同于正dc电源电压vdd时，输入端115处的第一反向偏置电压vbp的电平或电压在两个不同的电压电平之间切换。状态选择信号en确定将第一偏置电压还是正dc电源电压vdd通过反向偏置输入端115输送至逻辑部分130的第一反向偏置电压栅格。同样，状态选择信号en确定将第二偏置电压还是负dc电源电压vcc通过反向偏置输入端113输送至逻辑电路部分130的第二反向偏置电压栅格。由正偏置电压发生器vbp_gen供应的第一偏置电压可以比正dc电源电压vdd高至少100mv，更优选地至少200mv。由负偏置电压发生器vbn_gen供应的第二偏置电压可以比负dc电源电压vcc低至少100mv，更优选地至少200mv。因此，如果将正dc电源电压vdd设定为0.6伏，则可以将第一偏置电压设定为0.7伏或更高，例如0.75伏或0.88伏等。如果将负dc电源电压vcc设定为0伏(接地电位)，则可以将第二偏置电压设定为-0.1伏或更低，例如-0.2伏或-0.25伏等。

通过参考clk、en和r-clk信号波形图来说明逻辑电路区域130、相关联的时钟门控电路110和可控反向偏置电压发生器120的整体操作。clk波形连续地施加至时钟信号栅格102和与门103的第二输入端。当状态选择信号en为低时，与门103的输出保持为低，并且区域时钟信号r-clk中断或未接通，如在时间t1之前r-clk波形的非活动时间段上所示。因此，逻辑电路区域130处于非活动状态或休眠模式，其中数字逻辑电路不具有时钟信号。在逻辑电路区域130的该非活动状态下，可控反向偏置电压发生器120将第一反向偏置电压(如以上所述，其优选地比vdd高至少100mv)输送至第一反向偏置输入端115，从而增加电路区域130内的pmos晶体管的第一反向偏置电压。此外，在逻辑电路区域130的该非活动状态下，可控反向偏置电压发生器120将第二反向偏置电压(如以上所述，其优选地具有比vcc低至少100mv的电平)输送至第二反向偏置输入端113，从而增加电路区域130内的nmos晶体管的第二反向偏置电压。在逻辑电路区域130处于非活动状态的时间段期间，通过提高pmos晶体管和nmos晶体管的相应阈值电压，反向偏置电压的这些增加引起通过pmos晶体管和nmos晶体管的泄漏电流的减少。

在时刻t1处，状态选择信号en切换至逻辑高，并且作为响应，在clk的上升时钟沿的小延迟之后，与门103的输出开始与连续切换的clk信号同步地切换。因此，区域时钟信号r-clk激活，即开始切换，如在时间t1之后并且大约直到时刻t2的r-clk波形的活动时间段上所示。因此，逻辑电路区域130现在处于活动状态或操作模式，其中数字逻辑电路受时钟控制以执行其预期的功能。在逻辑电路区域130的该活动状态下，可控反向偏置电压发生器120将正dc电源电压vdd输送至第一反向偏置输入端115，以将逻辑电路区域130内的pmos晶体管的第一反向偏置电压设定为等于vdd。因此，在时刻t1之后，第一反向偏置电压vbp从第一反向偏置电压快速下降至正电源电压vdd。曲线图150示出在与上述信号波形相同的时间标度上的第一反向偏置电压vbp的电平。第一反向偏置电压比vdd高0.2v或200mv。此外，可控反向偏置电压发生器120将负电源电压vcc输送至第二反向偏置输入端113，以将逻辑电路区域130内的nmos晶体管的第二反向偏置电压设定为等于vcc。在逻辑电路区域130活动的时间段期间，通过降低pmos晶体管和nmos晶体管的相应的阈值电压，这些减小的反向偏置电压增加了通过pmos晶体管和nmos晶体管的相应泄漏电流。然而，因为由逻辑电路的pmos晶体管和nmos晶体管的切换所消耗的活动切换功率远远超过泄漏功率，所以在区域130的活动状态下的该泄漏电流增加通常将对逻辑电路区域130的总功耗具有较小影响。因此，在区域130的活动状态下，pmos晶体管和nmos晶体管的相应阈值电压的降低允许这些更快速地切换，即允许逻辑电路区域130内的数字逻辑电路的更高操作频率。

为了确定由在时钟门控逻辑电路区域中引入可变反向偏置电压方案引起的潜在的功率节省，可以考虑以下事实和公式：在具有和不具有pmos晶体管和nmos晶体管的可调反向偏置电压的情况下，所考虑的时钟门控逻辑电路区域的动态功耗基本上相等。因此，足以在这两种不同情况下计算泄漏功率，其中：

时钟门控非反向偏置逻辑电路区域的泄漏功率为：

pnb＝i_leaka*vdd；

其中：

i_leaka＝逻辑电路区域在其活动状态下的泄漏；

vdd＝正dc电源电压(例如0.8v)，假定负dc电源电压为接地电压或零伏。

时钟门控反向偏置逻辑电路区域的泄漏功率为：

pb＝(ta*i_leaka*vdd)+(tp*i_leakp*vdd)+(fa*cwell*dvbias*neta*vdd)；

其中：

第一项表示在逻辑电路区域的活动状态下的泄漏功率，第二项表示在逻辑电路区域的非活动状态下的泄漏功率。第三项表示通过在相应的第一电平和第二电平之间调节第一反向偏置电压和第二反向偏置电压引起的功耗；ta是逻辑电路区域处于活动状态的时间；tp是逻辑电路区域处于非活动状态的时间；fa是在活动状态和非活动状态之间切换的频率；i_leakp是在逻辑电路区域的非活动状态下的泄漏功率；cwell表示有效的阱区电容；dvbias表示第一反向偏置电压和第二反向偏置电压的第一电压电平和第二电压电平之间的电压差；neta是用于生成第一反向偏置电压和第二反向偏置电压的电源(例如开关电容器dc-dc电压变换器)的效率因子。

因此，如果pb<pnb，则第一反向偏置电压和第二反向偏置电压的动态调节引起功耗节省。

该公式也可表示为：

d+(1-d)*i_leakp/i_leaka+ibias*fa*cwell*dvbias*neta/ileaka<1

其中，d是占空比，即时间在时钟门控反向偏置逻辑电路区域的活动状态ta和非活动状态tp之间的平均拆分：

d＝ta/(ta+tp)。

上述公式的参数d可以以各种方式，例如通过模拟利用时钟门控逻辑电路区域的数字逻辑电路的具体应用来求得，并模拟在活动状态和非活动状态之间的实时拆分的情况(d)，以及时钟门控逻辑电路区域切换的频率，即fa。本领域技术人员将了解，pmos晶体管和nmos晶体管的泄漏电流取决于半导体工艺参数、晶体管尺寸、温度和工艺偏差等。在上述公式中，通过考虑p阱和n阱的公共电容简化了相应阱电容的估算。

当逻辑电路区域130处于非活动时，利用可以预先布置在集成电路上用于节省逻辑电路区域130内的切换功率的时钟门控电路110，以附加地控制逻辑电路区域130内的pmos晶体管和nmos晶体管的第一反向偏置电压和第二反向偏置电压的相应电平。通过利用时钟门控电路110的状态选择信号en，由时钟门控电路110的最少量的附加电路来实行泄漏功率的这种有益的降低，例如仅添加第一多路复用器mux-p和第二多路复用器mux-n或等效电路结构以及可能添加的一个或多个级联驱动器或缓冲器122。如以上所述，可以在集成电路的多个逻辑电路区域之间共享正偏置电压发生器vbp_gen和负偏置电压发生器vb_gen，使得由这些发生器赋予的电路开销是最小的。另一方面，显著降低逻辑电路区域130内的数字逻辑电路的泄漏电流的能力可以在逻辑电路区域130的非活动状态下节省大量的泄漏功率。本领域技术人员将了解，泄漏功率的节省通常随着尺寸(例如，逻辑电路区域130内的门和触发器的数量)的增大而增加。

出于比较的目的，图2a和图2b示出以三种不同的完全耗尽的绝缘体上硅(fdsoi)cmos工艺技术布置在先前论述的集成电路的时钟门控逻辑电路区域130内的示例性反相器电路的晶体管布局。图2a示出在不同cmos工艺中的示例性反相器电路的半导体衬底的三个矢状截面图。图2b示意性地示出集成半导体电路的示例性反相器电路的对应顶视图布局。

图2a的区部200示出以所谓的标准阱fdsoi工艺集成的示例性反相器电路的布局。反相器电路或反相器包括布置在p极性半导体衬底20的n阱扩散区21中的pmos晶体管和布置在p阱扩散区或区域22中的nmos晶体管。p阱扩散区或区域22至少部分地布置在n阱扩散区内。最后，深n阱扩散区21a竖直地形成在与n阱扩散区21邻接的p阱扩散区22下方。如图2b所示，pmos晶体管的栅极端子23和nmos晶体管的栅极端子23经由多晶硅栅极层23电连接，以形成反相器电路的输入端子。如图2b所示，pmos晶体管的漏极端子25和nmos晶体管的漏极端子25经由金属层电连接，以形成反相器电路的输出端子。相应的栅极氧化物布置在pmos晶体管和nmos晶体管的栅极端子23下方。沟道区域26形成在pmos晶体管和nmos晶体管的相应栅极氧化物下方。半导体衬底20附加地包括布置在nmos晶体管和pmos晶体管的相应漏极扩散区25、源极扩散区24和栅极沟道26下方的超薄掩埋氧化物层27。该超薄掩埋氧化物层27使这些扩散区域与p衬底20以及n阱和p阱扩散区绝缘，并大大消除了它们与衬底和阱的寄生电容，从而使门电路的切换损耗更低并且使切换速度更高。该超薄掩埋氧化物层27还消除nmos晶体管和pmos晶体管的相应主体与负电源电压vcc和正电源电压vdd的电连接，从而允许对相应主体电压进行显著调节，以非常有效地控制nmos晶体管和pmos晶体管的相应阈值电压，由此在时钟门控逻辑电路区域130的非活动状态下引起以上论述的有利的泄漏功率减少。pmos晶体管包括连接至n阱21的主体端子或连接件22'。与先前论述的区域130的第一反向偏置电压栅格连接的主体端子或连接件22'用于例如通过第一反向偏置输入端115接收第一反向偏置电压vbp。如以上所论述的，第一反向偏置电压vbp由可控反向偏置电压发生器120供应。nmos晶体管包括与先前论述的区域130的第二反向偏置电压栅格连接的主体端子或连接件10，用于例如通过第二反向偏置输入端113接收第二反向偏置电压vbn。如以上所论述的，第二反向偏置电压vbn也由可控反向偏置电压发生器120供应。

图2a和图2b的区部300示出以所谓的倒置阱fdsoi工艺集成的示例性反相器电路的晶体管布局。下面参考图3a和图3b详细描述该反相器电路实施方案。

图2a和图2b的区部400示出以所谓的镜像倒置阱fdsoi工艺集成的两个示例性反相器电路inv1和inv2的布局。反相器电路inv1和inv2中的每个都包括布置在周围的n阱扩散区41和深n阱扩散区41a内的p阱扩散区42中的pmos晶体管。n阱扩散区41和深n阱扩散区41a形成在p极性半导体衬底20中。此外，反相器电路inv1和inv2中的每个都包括布置在n阱扩散区41中但位于两个pmos晶体管的相反侧上的nmos晶体管。如图2b最佳地示出的，第一反相器电路inv1的pmos晶体管和nmos晶体管的相应栅极端子43a经由多晶硅栅极层43a电连接，以形成第一反相器电路的输入端子。同样，如图2b最佳地示出的，第二反相器电路inv2的pmos晶体管和nmos晶体管的栅极端子43b经由多晶硅栅极层43b电连接，以形成第二反相器电路的输入端子。如图2b最佳地示出的，第一反相器电路inv1的pmos晶体管的漏极端子45和nmos晶体管的漏极端子45经由金属层电连接，以形成第一反相器电路的输出端子，并且对应的连接件由第二反相器电路inv2的漏极端子制成，以形成第二反相器电路的输出端子。相应的栅极氧化物布置在pmos晶体管和nmos晶体管的栅极端子43下方。沟道区域46形成在第一反相器电路和第二反相器电路的pmos晶体管和nmos晶体管的相应栅极氧化物下方。半导体衬底20包括布置在第一反相器电路和第二反相器电路的nmos晶体管和pmos晶体管的相应漏极扩散区45、源极扩散区44和栅极沟道36下方的超薄掩埋氧化物层47。该超薄掩埋氧化物层47使这些扩散区域与p阱扩散区42和n阱扩散区41绝缘，并大大消除了它们与阱和/或p衬底20的寄生电容，从而使门电路的切换损耗更低并且使切换速度更高。该超薄掩埋氧化物层27还消除了第一反相器电路和第二反相器电路的nmos晶体管和pmos晶体管的相应主体与负电源电压vcc和正电源电压vdd的电连接，从而允许对相应主体电压进行显著调节，以非常有效地控制nmos晶体管和pmos晶体管的相应阈值电压，由此在时钟门控逻辑电路区域130的非活动状态下引起以上论述的有利的泄漏功率减少。

pmos晶体管共享连接至共享p阱扩散区42'的主体端子或连接件42'。主体端子或连接件42'连接至先前论述的区域130的第一反向偏置电压栅格，用于例如通过第一反向偏置输入端115接收第一反向偏置电压vbp。如以上所论述的，第一反向偏置电压vbp由可控反向偏置电压发生器120供应。nmos晶体管包括连接至共享n阱扩散区41和深n阱扩散区41a的一个或若干个主体端子或连接件10。主体端子或连接件10连接至先前论述的逻辑区域130的第二反向偏置电压栅格，用于例如通过第二反向偏置输入端113接收第二反向偏置电压vbn。如以上所论述的，第二反向偏置电压vbn也由可控反向偏置电压发生器120供应。

图3a和图3b示出如以先前提及的倒置阱fdsoi工艺集成的示例性反相器电路的晶体管布局。反相器电路包括布置在周围的n阱扩散区31和深n阱扩散区31a内的p阱扩散区32中的pmos晶体管。n阱扩散区31和深n阱扩散区31a形成在p极性半导体衬底20中。此外，反相器电路包括布置在n阱扩散区31中的nmos晶体管。如图4b最佳地示出的，反相器电路的pmos晶体管和nmos晶体管的相应栅极端子33a经由多晶硅栅极层33a电连接，以形成反相器电路的输入端子。如图4b最佳地示出的，pmos晶体管的漏极端子35和nmos晶体管的漏极端子35经由金属层电连接，以形成反相器电路的输出端子。相应的栅极氧化物36布置在pmos晶体管和nmos晶体管的栅极端子33下方。沟道区域形成在pmos晶体管和nmos晶体管的相应栅极氧化物下方。半导体衬底20包括布置在nmos晶体管和pmos晶体管的相应漏极扩散区35、相应源极扩散区34和相应栅极沟道下方的超薄掩埋氧化物层37。该超薄掩埋氧化物层37使源极和漏极扩散区域与p阱扩散区32和n阱扩散区31绝缘，并且大大消除了它们与相应的阱和/或p衬底20的寄生电容，从而使门电路的切换损耗更低并且使切换速度更高。该超薄掩埋氧化物层37还消除了反相器电路的nmos晶体管和pmos晶体管的相应主体与负电源电压vcc和正电源电压vdd的电连接，从而允许对相应主体电压进行显著调节，以非常有效地控制nmos晶体管和pmos晶体管的相应阈值电压，由此在时钟门控逻辑电路区域130的非活动状态下引起以上论述的有利的泄漏功率减少。pmos晶体管包括连接至p阱扩散区32的主体端子或连接件32'。主体端子或连接件32'连接至先前论述的区域130的第一反向偏置电压栅格，用于例如通过第一反向偏置输入端115接收第一反向偏置电压vbp。如以上所论述的，第一反向偏置电压vbp由可控反向偏置电压发生器120供应。nmos晶体管包括连接至n阱扩散区31和深n阱扩散区31a的一个或若干个主体端子或连接件10。主体端子或连接件10连接至先前论述的逻辑区域130的第二反向偏置电压栅格，用于例如通过第二反向偏置输入端113接收第二反向偏置电压vbn。如以上所论述的，第二反向偏置电压vbn也由可控反向偏置电压发生器120供应。本领域技术人员将理解，第二反向偏置电压vbn优选地比负dc电源电压(其连接至nmos晶体管的源极端子34)最大低300mv，例如低100mv或200mv。由于产生正向偏置二极管结，所以该电压差通常将防止从主体端子10到下面的p衬底的任何大量泄漏电流的流动。

图4a示意性地示出以先前论述的倒置阱fdsoi工艺制造的集成半导体电路500的先前论述的时钟门控逻辑电路区域130、相关联的时钟门控电路110和可控反向偏置电压发生器120的示例性小单元区平面图。所示出的小单元区平面图的可控反向偏置电压发生器120利用用于门控逻辑电路区域130的pmos晶体管的主体的第一反向偏置电压和用于门控逻辑电路区域130的nmos晶体管的主体的第二反向偏置电压。多个阱和衬底隔离单元150至少部分地围绕门控逻辑电路区域130的逻辑电路。

图4b示意性地示出以先前论述的倒置阱fdsoi工艺制造的集成半导体电路500上的先前论述的时钟门控逻辑电路区域130、相关联的时钟门控电路110和可控反向偏置电压发生器120的示例性小单元区平面图。

在该实施例中，时钟门控逻辑电路区域130包括由全局反向偏置逻辑区围绕的p阱隔离的反向偏置区域。所示出的小单元区平面图的可控反向偏置电压发生器120仅利用用于门控逻辑电路区域130的pmos晶体管的主体的可调反向偏置电压。由于pmos晶体管布置在其自身的阱扩散区或区域250中并且因此与衬底隔离，所以该特征消除了对全衬底隔离的任何需要。小单元区平面图包括用于使p阱区域250与标准单元行的剩余部分电绝缘的专用单元“p阱隔离单元”。