宽捕获范围无参考频率检测器的制作方法

本申请要求于2016年12月29日递交的发明名称为“宽捕获范围无参考频率检测器”的第15/394,506号美国非临时专利申请案的在先申请优先权，所述申请案要求于2016年12月19日递交的第62/436,200号美国临时专利申请案的在先申请优先权，这两个在先申请的内容以全文引入的方式并入本文。

发明领域

本发明涉及频率检测器，尤其涉及无参考频率检测器。

背景技术：

传统的时钟和数据恢复(clockanddatarecovery，简称cdr)使用参考时钟，以便在获取相位之前，使压控振荡器(voltagecontrolledoscillator，简称vco)输出频率接近数据速率。在某些应用中，例如，在功率限制电路和/或区域限制电路中，参考时钟可能不存在或可能难以路由到cdr。因此，在这种情况下可以使用无参考cdr。

然而，在无参考cdr的频率检测器(frequencydetector，简称fd)中，由于所述频率检测器内的不对称架构，降频控制信号的时延远大于升频控制信号的时延。因此，当输入数据速率远低于所述vco的频率时，所述频率检测器无法将所述vco的频率降低到足以匹配所述输入数据速率。因此，所述频率无法锁定到所述数据速率，数据可能会丢失。

技术实现要素：

现描述各种示例从而以简化的形式引入概念的选择，这些概念将在以下具体实施方式中进行进一步的描述。本发明内容的目的不在于识别权利要求书保护的主题的关键或必要特征，也不在于限制权利要求书保护的主题的范围。

一种无参考频率检测电路，包括：采样电路，用于根据时钟信号频率和输入数据速率之间的频率差，生成频率控制电压和开关电路控制信号，所述频率控制电压包括降频指示和升频指示；耦合到所述采样电路的电压电流转换电路，用于根据所述开关电路控制信号，将所述频率控制电压转换为频率控制电流，所述电压电流转换电路包括由所述开关控制信号控制的输出开关电路，并用于使得所述降频指示和所述升频指示的相应时延基本相等。

一种时钟和数据恢复系统，包括：压控振荡器，用于生成时钟信号；耦合到所述压控振荡器的检相器，用于根据输入数据信号和所述时钟信号，生成缓冲数据信号和相位差控制信号，其中，所述相位差控制信号指示所述时钟信号和所述输入数据信号之间的相位差；耦合到所述压控振荡器的无参考频率检测器，用于生成指示所述输入数据信号和所述时钟信号之间的频率差的频率差控制信号，所述频率检测器包括：采样电路，用于根据所述时钟信号和所述输入数据信号之间的频率差，生成频率控制电压和开关电路控制信号，所述频率控制电压包括降频指示和升频指示；和耦合到所述采样电路的电压电流转换电路，用于根据所述开关电路控制信号，将所述频率控制电压转换为频率控制电流，所述电压电流转换电路包括由所述开关控制信号控制的输出开关电路，并配置为对于所述降频指示和所述升频指示具有基本相等的时延；耦合到所述检相器和所述频率检测器的滤波器，用于将控制信号输出到所述压控振荡器，其中，所述控制信号指示所述输入数据信号和所述时钟信号之间的相位差和频率差。

一种从无参考频率检测器生成频率控制信号的方法，包括：生成升/降控制电压，其中，所述升/降控制电压指示输入数据速率和时钟频率之间的频率差，包括升频指示电压和降频指示电压；根据所述数据速率和所述时钟频率生成开/关控制信号；根据所述升/降控制电压和所述开/关控制信号生成频率控制电流，其中，所述开/关控制信号控制电压电流转换电路的输出开关电路，使得通过所述输出开关电路的所述升频指示电压和所述降频指示电压的时延相等。

附图说明

图1示出了各种实施例提供的无参考频率检测器的框图；

图2示出了图1实施例提供的电压电流转换电路的示意图；

图3a和3b示出了图1实施例提供的所述无参考频率检测器的操作信号的曲线图；

图4示出了各种实施例提供的包括无参考频率检测器的时钟和数据恢复系统的框图；

图5示出了各种实施例提供的所述无参考频率检测器的操作方法的流程图。

具体实施方式

通过实现带输出开关电路的所述无参考频率检测器，可以解决上面提到的一些挑战及其它挑战。所述输出开关电路包括对称架构，所述对称架构为vco电路的降频指示和升频指示提供相等的时延。与传统的频率检测电路相比，vco控制信号时延也有所降低。

图1示出了各种实施例提供的无参考频率检测器150。所述频率检测器150包括耦合到电压电流转换电路105的采样电路100。

所述采样电路100包括触发器101、102和103(例如，d触发器)。数据信号din和时钟信号clk输入到所述采样电路100。所述采样电路根据所述时钟信号clk和所述数据信号din之间的频率差，生成频率控制信号和开关电路控制信号。

在一个实施例中，所述采样电路100示出延迟单元108，其延迟时间是1比特时间的1/4。然而，所述延迟单元108用于说明din具有延迟版本din2。换句话说，所述din2信号是所述din信号的延迟版本。所述din2信号耦合到一个触发器102的时钟输入，而所述din信号耦合到另一个触发器101的时钟输入。

如后所述，所述clk信号可以从压控振荡器(vco)输入。其它实施例中，所述时钟信号clk可以从其它时钟生成电路输入。

所述din信号和所述clk信号分别作为所述d触发器101的数据输入和时钟输入，所述din2信号和所述clk信号分别作为所述d触发器102的数据输入和时钟输入。

所述d触发器102在所述din2信号的上升沿处对所述clk信号进行采样，生成输出信号q2。所述d触发器101在所述din信号的上升沿处对所述clk信号进行采样，生成输出信号q1。

所述信号q1和q2的周期基本相等并且与所述din信号和所述clk信号之间的频率差成比例(例如，成反比)。所述信号q1和q2包含关于所述din信号和所述clk信号之间的频率差的信息。具体地，当所述信号q2领先于所述信号q1时，所述clk信号的频率高于所述din信号的频率。当所述信号q2滞后于所述信号q1时，所述clk信号的频率低于所述din信号的频率。

信号q3指示所述信号q1和q2中的哪一个领先。特别地，当所述信号q2领先于所述信号q1时，所述信号q3为逻辑低电平，表示所述clk信号的频率高于所述din信号的频率。所述逻辑低电平指示所述vco需要降低其时钟频率，以匹配数据频率(例如，降频指示)。另一方面，当所述信号q2滞后于所述信号q1时，所述信号q3为逻辑高电平，表示所述clk信号的频率低于所述din信号的频率。所述逻辑高电平指示所述vco需要提高其时钟频率，以匹配数据频率(例如，升频指示)。因此，根据所述信号状态，所述信号q3可以被称为升/降控制电压；所述信号q3也可以被称为频率控制信号，因为当所述电压电流转换电路105将其转换为频率控制电流(例如，升/降电流信号)时，所述压控振荡器可使用这一信号来了解何时提高其频率(即，升)或何时降低其频率(例如，降)，以对应于输入数据的频率。

所述信号q2可以被称为开/关信号或开关电路控制信号。如后结合图2所述，该信号用于接通或断开所述电压电流转换电路105中的输出开关电路。

所述电压电流转换电路105中使用信号和因此，使用逆变器130和131从它们各自的互补信号q2和q3中生成这些信号。所述电压电流转换电路105耦合到所述d触发器103的输出、所述d触发器102的输出、所述逆变器130的输出和所述逆变器131的输出。在一个实施例中，如后结合图4所述，所述电压电流转换电路105的输出(例如，升/降电流信号)输入到滤波电路。

图2示出了图1实施例提供的电压电流转换电路105的示意图。所述示意图示出了所述电压电流转换电路105的一种实施方式。该电路105包括输出开关电路200。

所述电路105包括两个串联电路280和281。所述串联电路280和281各自包括彼此串联耦合(例如，漏极到漏极)且类型互补的相应第一和第二晶体管222、223、224和225。例如，所述晶体管222可以是p型晶体管(例如，pfet)，而所述晶体管223可以是n型晶体管(例如，nfet)。类似地，所述晶体管224可以是p型晶体管(例如，pfet)，而所述晶体管225可以是n型晶体管(例如，nfet)。所述两个串联电路280和281在第一公共节点290和第二公共节点291处并联耦合在一起，使得所述晶体管222和224的源极耦合到所述第一公共节点290，所述晶体管223和225的源极耦合到所述第二公共节点291。

所述第一公共节点290耦合到电源电压节点，该电源电压节点在电路运行期间可达到vdd。所述第二公共节点291耦合到电流源230，所述电流源230还耦合到电路参考电压节点(例如，电路接地)。

所述晶体管222和所述晶体管224以二极管配置进行耦合。换句话说，它们的控制栅耦合到各自的漏极节点。因此，所述晶体管222和224在电路运行时为电路提供二极管压降。

所述晶体管223的控制栅耦合到信号并由其控制。这样，当信号q3为低电平时，所述晶体管223打开并导通。所述晶体管225的控制栅耦合到所述信号q3并由其控制。这样，当所述信号q3为高电平时，所述晶体管225打开并导通。

晶体管220和221在所述电源电压节点和所述电路参考电压节点之间串联耦合(例如，漏极到漏极)。所述晶体管220的源极耦合到所述电源电压节点，所述晶体管221的源极耦合到所述电路参考电压节点。所述晶体管220的控制栅耦合到所述晶体管222的控制栅。所述晶体管221的控制栅耦合到所述输出开关电路200中的晶体管206的控制栅。所述晶体管221也以二极管配置进行耦合(例如，控制栅耦合到漏极)，以便在电路运行期间提供二极管压降。

所述输出开关电路200包括两个串联电路282和283。所述串联电路282和283各自包括彼此串联耦合(例如，漏极到漏极)且类型互补的相应第一和第二晶体管202、203、204和205。例如，所述晶体管202可以是p型场效应管(例如，pfet)，而所述晶体管203可以是n型晶体管(例如，nfet)。类似地，所述晶体管204可以是p型晶体管(例如，pfet)，而所述晶体管205可以是n型晶体管(例如，nfet)。所述两个串联电路282和283在第一公共节点292和第二公共节点293处并联耦合在一起，使得所述晶体管202和204的源极耦合到所述第一公共节点292，所述晶体管203和205的源极耦合到所述第二公共节点293。

所述第一公共节点292耦合到晶体管201的漏极，所述晶体管201的源极耦合到所述电源电压节点，该节点在电路运行时可达到vdd。所述第二公共节点293耦合到所述晶体管206的漏极，所述晶体管206的源极耦合到所述电路参考电压节点(例如，电路接地)。所述晶体管201的控制栅耦合到所述晶体管224的控制栅。所述晶体管206的控制栅耦合到所述晶体管221的控制栅。

信号q2耦合到所述晶体管202和205的控制栅。信号耦合到所述晶体管203和204的控制栅。所述晶体管202和203之间的公共节点是所述电压电流转换电路105的输出。所述晶体管204和所述晶体管205之间的公共节点耦合到由电阻r1210和r2211形成的分压电路。所述电阻r1210还耦合到电源节点，所述电阻r2211还耦合到所述电路参考电压节点(例如，电路接地)。

所述电压电流转换电路具有两种运行模式。当时钟频率小于数据频率时，所述电路以升频模式运行，以提高vco频率。当所述时钟频率大于所述数据频率时，所述电路105以降频模式运行，以降低所述vco频率。

在所述升频模式中，当输入数据速率高于所述vco频率时，频率控制电压信号q3处于逻辑“1”。所述晶体管224、225和201接通，而所述晶体管206、220、221、222和223断开。当开关电路控制信号q2变低时，所述晶体管202接通，而所述晶体管204断开。从所述电压电流转换电路105输出的电流信号(即，逻辑高q3电压的转换)将对后面的滤波器(例如，环路滤波器)进行充电，提高所述vco频率。

通过所述电压电流转换电路105的所述信号q2的总时延仅是所述晶体管202的时延。这意味着所述升频模式中的频率捕获范围大约是现有技术中的四倍。当所述信号q2变高时，所述晶体管202断开，而所述晶体管204接通。通过所述晶体管204，所述晶体管201的漏压的偏置电压约为电源电压的一半(例如，vdd/2)。该偏置电压通过两个串联的电阻r1210和r2211在所述电源节点vdd和电路接地电位的所述电路参考电压节点之间生成。将第二串联电路保持在vdd/2使所述晶体管201在所述电压电流转换电路断开时处于接通状态，并减少当所述电压电流转换电路接通时最终达到输出处的预期电压所需的时间。这样，通过减少所述晶体管201中电流的设置时间，有助于进一步降低所述信号q2的时延。

在所述降频模式中，当所述输入数据速率低于所述vco频率时，所述频率控制电压信号q3处于逻辑“0”。所述晶体管201、224和225断开，而所述晶体管206、220、221、222和223接通。当所述开关电路控制信号q2变低时，所述晶体管203接通，所述晶体管205断开。所述电压电流转换电路105的电流信号输出会对后面的滤波器进行放电。因此，所述vco频率将会降低，以匹配较慢的数据速率。

所述信号q2的总时延仅是所述晶体管203的延迟。这意味着所述降频模式中的频率捕获范围大约是现有技术中的六倍。当所述信号q2变高时，所述晶体管203断开，所述晶体管205接通。通过所述晶体管205，所述晶体管206的漏压的偏置电压约为所述电源电压的一半(例如，vdd/2)。所述偏置电压通过所述两个串联电阻r1210和r2211在所述电源电压和电路接地参考电压之间生成，用作分压电路。这样，通过减少所述晶体管206中电流的设置时间，有助于进一步减少所述信号q2的时延。

所述信号q2的时延决定所述信号q2的最小允许脉宽以及所述输入数据速率和所述vco频率之间的最大允许差值(即，所述频率捕获范围)。可见，在所述升频模式和所述降频模式中，所述信号q2的时延是相同的。在这两种情况下，所述时延是一个晶体管延迟。与此不同，现有技术中信号q2的时延不仅更大(例如，多个晶体管的总和)，而且不对称。传统意义上，所述信号q2在所述降频模式中的时延比所述升频模式中的长。因此，传统的频率捕获范围基本上小于所公开的实施例，并且在所述升频模式和所述降频模式中是不同的。

图3a和3b示出了图1实施例提供的所述无参考频率检测器的操作信号的曲线图。图3a的曲线图示出了所述数据速率大于所述vco频率的情况。在这种情况下，所述信号q3处于逻辑高电平。图3b的曲线图示出了所述数据速率小于所述vco频率的情况。在这种情况下，所述信号q3处于逻辑低电平。

图4示出了各种实施例提供的包括无参考频率检测器的时钟和数据恢复系统的框图。所述时钟和数据恢复系统可用于同步输入数据信号(din)与vco420，以恢复通过噪声信道发送的数据。该框图仅用于说明所述无参考频率检测器150的公开实施例的一种可能的实施方式。

所述系统包括耦合到所述输入数据信号din的检相器410。所述检相器410还耦合到所述vco420生成的时钟信号clk。所述检相器410将所述信号din中的数据相位与所述输入时钟信号clk进行比较，生成相位差信号pd-out，所述相位差信号pd-out基于所述输入数据信号din和所述vco时钟clk之间的相位差。所述pd-out信号输入到环路滤波器440。

所述检相器410还根据所述输入数据信号din输出缓冲数据信号dinb。如前结合图1和图2所述，所述输入数据信号din输入到所述无参考频率检测器150。如前所述，所述vco时钟clk也输入到所述无参考频率检测器150。所述无参考频率检测器150生成频率差信号fd-out，所述频率差信号fd-out是基于所述输入数据信号din和所述vco时钟clk之间的频率差的升/降电流信号。

此时，所述环路滤波器440有所述相位差信号和所述频率差信号作为输入。所述环路滤波器440此时可生成vco控制信号vctrl输入到所述vco420，以调整所述vco420的相位和频率，使所述时钟信号clk与所述输入数据信号din在相位和频率上更加匹配。

此时的相位和频率匹配的时钟信号clk输入到重定时电路430，以输出所述缓冲数据信号dinb。来自所述重定时电路430的dout信号是恢复的数据信号。

图5示出了各种实施例提供的所述无参考频率检测器的操作方法的流程图。步骤501中，生成升/降控制电压。所述升/降控制电压指示数据信号和时钟信号之间的频率差，包括升频指示电压或降频指示电压。

步骤503中，根据所述数据信号和所述时钟信号生成开/关控制信号。所述开/关控制信号包括导通电压或关断电压中的一个。步骤505中，根据所述升/降控制电压和所述开/关控制信号生成升/降控制电流。所述升/降控制电流包括升控制电流或降控制电流。所述开/关控制信号控制电压电流转换电路的输出开关电路，使得通过所述输出开关电路的所述升频指示电压和所述降频指示电压的电压产生时延相等。

在用于从无参考频率检测器生成频率控制信号的系统的一个实施例中，所述系统包括电压生成装置，用于生成升/降控制电压，其中所述升/降控制电压指示输入数据速率和时钟频率之间的频率差，包括升频指示电压和降频指示电压。所述系统还包括控制信号装置，用于根据所述数据速率和所述时钟频率生成控制信号。在一个实施例中，所述控制信号是开/关信号。所述系统还包括电流生成装置，用于根据所述升/降控制电压和所述控制信号，生成频率控制电流，其中所述控制信号控制电压电流转换电路的输出开关电路，使得通过所述输出开关电路的所述升频指示电压和所述降频指示电压的时延相等。

上述系统的一个实施例包括电压转换装置，用于将电压转换为电流。当所述输入数据速率大于所述时钟信号频率时，所述电压转换装置以升频模式运行。可选地，当所述输入数据速率小于所述时钟信号频率时，所述电压转换装置以降频模式运行。

在上述系统的另一个实施例中，时钟和数据恢复系统包括时钟信号装置，用于生成时钟信号。在一个实施例中，所述时钟信号装置包括压控振荡器，用于生成时钟信号。所述系统还包括相位检测装置，用于检测两个信号间的相位差，所述相位检测装置耦合到所述压控振荡器并用于根据输入数据信号和所述时钟信号，生成缓冲数据信号和相位差控制信号。所述系统还包括耦合到所述时钟信号装置的无参考频率检测装置，用于生成指示所述输入数据信号和所述时钟信号之间的频率差的频率差控制信号。所述频率检测装置还包括采样装置，用于根据所述时钟信号和所述输入数据信号之间的频率差，生成频率控制电压和开关电路控制信号。最后，所述系统的一个实施例还包括信号转换装置，用于将电压转换为电流。所述转换装置耦合到所述采样装置，用于将所述频率控制电压转换为频率控制电流。最后，在一个实施例中，所述系统包括耦合到所述检相器和所述频率检测器的滤波装置，用于将控制信号输出到所述压控振荡器，其中所述控制信号指示所述输入数据信号和所述时钟信号之间的相位差和频率差。

本发明的其它方面和实施例如下所述。

第1条一种无参考频率检测电路，包括：

采样电路，用于根据时钟信号频率和输入数据速率之间的频率差，生成频率控制电压和开关电路控制信号，所述频率控制电压包括降频指示和升频指示；

耦合到所述采样电路的电压电流转换电路，用于根据所述开关电路控制信号，将所述频率控制电压转换为频率控制电流，所述电压电流转换电路包括由所述开关控制信号控制的输出开关电路，并配置为对于所述降频指示和所述升频指示具有基本相等的时延。

第2条根据第1条所述的电路，其中，所述输出开关电路包括：

第一串联电路，包括彼此串联耦合且类型互补的第一和第二晶体管，所述第一晶体管的栅极耦合到所述采样电路的输出，所述第二晶体管的栅极耦合到所述采样电路的输出的反相，其中，所述输出开关电路的输出节点是所述第一和第二晶体管之间的公共节点；

第二串联电路，包括彼此串联耦合且类型互补的第三和第四晶体管，所述第三晶体管的栅极耦合到所述采样电路的输出的反相，所述第四晶体管的栅极耦合到所述采样电路的输出，其中，所述第一和第二串联电路在第一和第二公共节点处并联耦合在一起；

第五晶体管，耦合在电源节点和所述第一公共节点之间；

第六晶体管，耦合在电路参考节点和所述第二公共节点之间；

分压器网络，耦合在所述电源节点和所述电路参考节点之间，所述分压器网络用于为所述第三和第四晶体管之间的公共节点提供电压。

第3条根据第1至2条任一项所述的电路，其中，所述电路参考节点为电路接地。

第4条根据第1至3条任一项所述的电路，其中，所述第一和第三晶体管是p型场效应管(pfet)，所述第二和第四晶体管是nfet。

第5条根据第1至4条任一项所述的电路，其中，所述电压电流转换电路包括：

彼此串联耦合且类型互补的第一对晶体管，其中，第一对晶体管中的一个晶体管的栅极耦合到采样电路的输出，用于响应所述频率控制电压的第一状态；

彼此串联耦合且类型互补的第二对晶体管，其中，第二对晶体管中的一个晶体管的栅极耦合到所述采样电路的输出，用于响应所述频率控制电压的第二状态，所述第二状态与所述第一状态相反，其中，所述第一和第二对晶体管在第一公共节点和第二公共节点处并联耦合，所述第一公共节点耦合到所述电源节点；

电流源，耦合在所述电路参考节点和所述第二公共节点之间。

第6条根据第1至5条任一项所述的电路，其中，所述第一和第二对晶体管中剩余的晶体管各自以二极管配置耦合并耦合到所述电源节点。

第7条根据第1至6条任一项所述的电路，其中，所述第五晶体管的栅极耦合到所述第二对晶体管中剩余的晶体管的栅极。

第8条根据第1至7条任一项所述的电路，其中，所述降频指示和所述升频指示各自的时延基本相等，均基于一个晶体管时延。

第9条根据第1至8条任一项所述的电路，其中，所述升频指示的一个晶体管时延包括所述第一晶体管，所述降频指示的一个晶体管时延包括所述第二晶体管。

第10条一种时钟和数据恢复系统，包括：

压控振荡器，用于生成时钟信号；

耦合到所述压控振荡器的检相器，用于根据输入数据信号和所述时钟信号，生成缓冲数据信号和相位差控制信号，其中，所述相位差控制信号指示所述时钟信号和所述输入数据信号之间的相位差；

耦合到所述压控振荡器的无参考频率检测器，用于生成指示所述输入数据信号和所述时钟信号之间的频率差的频率差控制信号，所述频率检测器包括：

采样电路，用于根据所述时钟信号和所述输入数据信号之间的频率差，生成频率控制电压和开关电路控制信号，所述频率控制电压包括降频指示和升频指示；和

耦合到所述采样电路的电压电流转换电路，用于根据所述开关电路控制信号，将所述频率控制电压转换为频率控制电流，所述电压电流转换电路包括由所述开关控制信号控制的输出开关电路，并配置为对于所述降频指示和所述升频指示具有基本相等的时延；

耦合到所述检相器和所述频率检测器的滤波器，用于将控制信号输出到所述压控振荡器，其中，所述控制信号指示所述输入数据信号和所述时钟信号之间的相位差和频率差。

第11条根据第10条所述的系统，还包括耦合到所述压控振荡器和所述检相器的重定时电路，所述重定时电路用于根据所述时钟信号输出所述缓冲数据信号。

第12条根据第10至11条任一项所述的系统，其中，所述开关电路控制信号耦合到具有第一晶体管时延的一个晶体管，以生成所述升频指示，并耦合到具有第二晶体管时延的一个晶体管，以生成所述降频指示，其中所述第一和第二晶体管的时延相同。

第13条根据第10至12条任一项所述的系统，其中，所述采样电路包括第一触发器，所述第一触发器具有耦合到所述时钟信号的数据输入和耦合到延迟数据信号的时钟输入，以生成所述开关电路控制信号。

第14条根据第10至13条任一项所述的系统，其中，所述采样电路还包括串联耦合的第二触发器和第三触发器，所述第二触发器具有耦合到所述时钟信号的数据输入和耦合到所述输入数据信号的时钟输入，所述第三触发器具有耦合到所述第二触发器的输出的数据输入和耦合到所述第一触发器的输出的时钟输入。

第15条一种从无参考频率检测器生成频率控制信号的方法，所述方法包括：

生成升/降控制电压，其中，所述升/降控制电压指示输入数据速率和时钟频率之间的频率差，包括升频指示电压和降频指示电压；

根据所述数据速率和所述时钟频率生成控制信号；

根据所述升/降控制电压和所述开/关控制信号生成所述频率控制电流，其中，所述开/关控制信号控制电压电流转换电路的输出开关电路，使得通过所述输出开关电路的所述升频指示电压和所述降频指示电压的时延相等。

第16条根据第15条所述的方法，其中，所述控制信号是开/关控制信号。

第17条根据第15至16条任一项所述的方法，还包括：所述输入数据速率大于所述时钟信号频率时，电压电流转换电路以升频模式运行。

第18条根据第15至17条任一项所述的方法，还包括：所述输入数据速率小于所述时钟信号频率时，所述电压电流转换电路以降频模式运行。

第19条根据第15至18条任一项所述的方法，还包括：

所述开/关控制信号在所述输出开关电路中打开具有第一时延的第一晶体管，以根据所述升/降控制电压生成所述频率控制电流；

所述开/关控制信号在所述输出开关电路中打开具有第二时延的第二晶体管，以根据所述升/降控制电压生成所述频率控制电流，其中，所述第一时延和所述第二时延相等。

第20条根据第15至19条任一项所述的方法，还包括：根据所述升频指示电压提高所述压控振荡器的时钟频率，根据所述降频指示电压降低所述压控振荡器的时钟频率。

第21条根据第15至20条任一项所述的方法，还包括：所述频率控制电流对环路滤波器进行充电以提高所述时钟频率，所述频率控制电流对所述环路滤波器进行放电以降低所述时钟频率。

以上结合附图进行描述，所述附图是描述的一部分并通过图解说明的方式示出可实施的具体实施例。这些实施例中充分详细的描述使本领域技术人员能够实施本发明。应理解的是，可以使用其它实施例并且在不脱离本发明的范围的情况下可以做出结构上、逻辑上和电学上的改变。因此，以下示例实施例的描述并不当作限定，本发明的范围由所附权利要求书界定。

本文描述的功能或算法可以在一实施例中的软件中实施。该软件可包含计算机可执行指令，这些计算机可执行指令存储在计算机可读介质上或者计算机可读存储设备上，如一个或多个非瞬时性存储器或其它类型的本地或联网的硬件存储设备。此外，这些功能对应模块，这些模块可以是软件、硬件、固件或其任意组合。多个功能可根据需要在一个或多个模块中执行，所描述的实施例仅为示例。该软件可在数字信号处理器、asic、微处理器上执行或者在个人计算机、服务器或其它计算机系统等其它类型的计算机系统上运行的处理器上执行，从而将这些计算机系统转换成一个专门编程的机器。

虽然上文详细描述了几个实施例，但是可能进行其它修改。例如为了获得期望的结果，附图中描绘的逻辑流不需要按照所示的特定顺序或者先后顺序。可以提供其它步骤或者从所描述的流程中去除步骤，所描述的系统中可以添加或移除组件。其它实施例可以在所附权利要求书的范围内。