三角积分调制器、集成电路和其方法与流程

本发明的领域涉及三角积分调制器、集成电路和其方法。具体地说，所述领域涉及具有多位量化的连续时间三角积分adc的回路时延补偿。

背景技术

需要具有>500mhz的信号带宽(bandwidth，bw)和>60db的信噪比和失真比(signaltonoiseanddistortionratio，sndr)的模/数转换器(analog-to-digitalconverters，adc)来用于许多应用，例如：基站接收器、汽车以太网、和下一代5g蜂窝式电信。三角积分调制是用于将模拟信号编码成数字信号的方法，其常常用于能够实现这些性能水平的模/数转换器(adc)中。作为用以将数字信号转换成模拟信号的过程的部分(即作为数/模转换器(digital-to-analogconverter，dac)的部分)，三角积分调制还用以将高位计数低频数字信号传送到更低位计数更高频率数字信号中。三角积分adc是以比奈奎斯特率高得多的速率对信号进行采样的过采样adc。

在常规adc中，模拟信号与采样频率整合或通过采样频率得以采样，并随后在多电平量化器中量化成数字信号。这个过程会引入量化误差噪声。三角积分调制中的第一步骤是三角调制。在三角调制中，对信号的改变(即信号的‘三角’)进行编码，而非绝对值。相对于一连串数字，结果是一连串脉冲，正如脉码调制的状况。在三角积分调制中，通过使数字输出通过1位dac并将所得模拟信号与输入信号(三角调制之前的信号)相加(积分)来提高调制的准确性，由此减少由三角调制引入的误差。

使用开关电容器电路实施的离散时间adc在过去数十年内是设计师的选择。但是，最近，连续时间三角积分adc已在技术杂志和行业中受到欢迎。具有多位量化的连续时间三角积分adc受欢迎的原因是大于100mhz的带宽(bw)。多位量化具有以下优点：更低的量化噪音、宽松的时钟抖动要求、且其允许设计师使用更激进的噪声传递函数(noisetransferfunction，ntf)。连续时间三角积分adc中的噪声成型和超采样的原理与其离散时间对应物保持相同。连续时间三角积分adc与离散时间三角积分adc之间的关键差别是采样操作在何处进行。在连续时间设计中，输入采样就在量化器之前进行。回路滤波器现使用连续时间积分器来呈连续时间，连续时间积分器常常是电阻电容器(resistor-capacitor，rc)或跨导电容器(transconductance-capacitor，gm/c)积分器。

连续时间三角积分adc包含一个或多个三角积分调制器(sigma-deltamodulator，sdm)。sdm是包含回路滤波器、量化器和反馈dac的反馈回路。量化器的功能是采样和量化。其输入信号在时域中连续且在电压(或电流)域中连续，即连续时间连续值(模拟信号)。其输出信号应时域中离散且在电压域中离散，即离散时间离散值(数字信号)。主反馈dac的功能是零阶保持，零阶保持将数字信号转换成模拟信号。

过量回路延迟(excessloopdelay，eld)是连续时间三角积分adc中的已知现象，如j.a.cherry和w.m.snelgrove的“连续时间三角积分调制器中的过量回路延迟(excessloopdelayincontinuous-timedelta-sigmamodulators)”，ieee电路与系统学报ii：模拟和数字信号处理，第46卷，第4号，第376到389页，1999年4月中所描述。一般来说，回路延迟包含量化器的再生时间、反馈dac的延迟和量化器与dac之间的电路的延迟。对于高速连续时间三角积分adc，过量回路延迟可能与一个量化器采样时钟周期(1个ts)一样大。过量回路延迟会降低连续时间三角积分adc的分辨率，或甚至使分辨率不稳定。用以补偿过量回路延迟的一个已知技术是围绕量化器自身添加穿过elddac的直接反馈路径，如图1中示出。

参考图1，示出了具有量化和eld补偿的连续时间三角积分adc100的部分的框图。连续时间三角积分adc100包括输入信号102，且在第一求和点104中通过连续时间三角积分adc100从输入信号102减去主反馈信号103。所得信号被输入到回路滤波器106，且在第二求和点108中从所得信号减去反馈eld补偿信号117。从第二求和点108输出的模拟信号被输入到例如adc等量化器110并被输入到延迟112。延迟112的输出是三角积分adc100的输出114。输出114被反馈116到elddac118，以产生待输入到第二求和点108的eld补偿信号117。eld补偿通常由电容性dac和rc积分器的电容器实施。反馈116还被反馈回到主dac120，以产生待输入到第一求和点104并由此形成反馈回路的输出信号114的模拟版本。值得注意的是，rc积分器的放大器定位于快速反馈回路中。但是，快速反馈回路中的放大器具有极高的增益带宽(gainbandwidth，gbw)要求且所述放大器是极其高耗能的。

现参考图2，示出了具有多位量化和eld补偿的常规sdm系统架构200的已知例子。常规上，elddac118具有电压输出，且回路滤波器106的输出也在电压域中。这两个电压信号在求和点108中被求和，有时通过如m.bolatkale、l.breems、r.rutten和k.makinwa在ieee固态电路学报，第46卷，第12号，第2857到2868页，2011年12月出版的标题是‘在125mhzbw中具有70dbdr和-74dbfsthd的4ghz连续时间δσadc(a4ghzcontinuous-timeδσadcwith70dbdrand-74dbfsthdin125mhzbw)’中所描述的求和放大器或通过如y.dong、w.yang、r.schreier、a.sheikholeslami和s.korrapati在ieee固态电路学报，第49卷，第12号，第2868到2877页，2014年12月出版的标题是‘在28nmcmos’中通过53mhzbw实现88dbdr的连续时间0-3mashadc(acontinuous-time0-3mashadcachieving88dbdrwith53mhzbwin28nmcmos)’中所描述的无源组件进行求和。来自求和点108的所得输出209是量化器的输入电压，量化器在此图中示出为多位比较器qin210。在此处，qin209与若干前置放大器234中的若干参考电压vref1、vref2、……、vrefn232相比较。qin209与vref1、vref2、……、vrefn232之间的差异由前置放大器234的增益放大。这些放大后的信号被传递相应锁存器236，并通过锁存器236的正反馈另外放大。锁存器的输出是多位比较器210的输出。这些输出经过采样并通过反馈116被传递到主dac120和elddac118。

回路滤波器可以呈前馈(feed-forward，ff)或反馈(feedback，fb)结构。针对eld补偿，仅使用一个共同快速fb路径250。在图2的架构中，如果穿过多位比较器210和elddac118的快速反馈路径250的总延迟小于单个采样时间周期ts(且穿过多位比较器210和主dac120的慢速反馈路径的总延迟不大于一个ts)，那么通过sdm的恰当参数，sdm可被设计成稳定的。在此情境下，可实现sdm的合适分辨率，而不使用eld回路。但是，在极高速连续时间三角积分adc的情境下，必须针对更少的延迟而优化前置放大器234，这会限制前置放大器可提供的增益，同时消耗大量功率。而且，使用此类前置放大器234始终会产生不期望的延迟。

因此，需要减小由sdm中的此类前置放大器234，且具体地说，连续时间三角积分adc引入的延迟的影响或避免所述延迟。

技术实现要素：

根据本发明的第一方面，提供一种多位连续时间三角积分调制器sdm，包括：

输入，其被配置成接收输入模拟信号；

第一求和点，其被配置成从所述输入模拟信号减去反馈模拟信号；

回路滤波器，其被配置成对来自所述第一求和点的输出信号进行滤波；

模/数转换器adc，其被配置成将经滤波模拟输出信号转换成数字输出信号；以及

反馈路径，其用于将所述数字输出信号路由到所述第一求和点，其中所述反馈路径包括被配置成将所述数字输出信号转换成模拟形式的多个数/模转换器dac；

其中所述多位sdm的特征在于所述adc包括多个n位比较器锁存器，所述多个n位比较器锁存器各自与至少一对锁存器局部时间交错，所述至少一对锁存器被配置成以互补方式起作用并提供组合式互补输出。

在一个或多个实施例中所述对锁存器被配置成提供互补输出，所述互补输出包括以不同步方式撤销或激活的所述对中的交替锁存器。

在一个或多个实施例中所述配对锁存器之间的互补布置包括所述对锁存器中的第一锁存器被配置成与所述对锁存器中的被配置成处于重设模式下的第二锁存器同时处于再生模式下并获取下一初始条件。

在一个或多个实施例中，所述对锁存器之间的互补布置提供用于再生的第一adc采样周期(ts)和用于重设操作和用以取得所述下一初始条件的第二adcts。

在一个或多个实施例中，所述重设操作与取得所述下一初始条件串行地发生。

在一个或多个实施例中，所述重设操作与取得所述下一初始条件并行地发生。

在一个或多个实施例中，所述多位sdm的另外特征在于所述adc包括多个每位并联回路，所述多个每位并联回路包括多个路径，每个路径包括耦合到电流求和点的输出且被配置成对所述数字输出信号提供一位贡献的一对锁存器。

在一个或多个实施例中，所述多位sdm的特征在于所述adc多个每位并联回路包括多个路径，每个路径包括：

电压-电流转换器，其被配置成在电压域中接收所述经滤波模拟输出信号并将所述经滤波模拟输出信号转换成电流域；

dac，其被配置成选择性地将所述多位量化数字输出信号的一个位转换成模拟形式；以及

电流求和点，其被配置成对以下各项进行求和：(i)所述经滤波模拟输出信号的电流域表示；(ii)来自所述dac的所述多位量化数字输出信号的电流域表示；以及(iii)每个路径的专用参考电流。

在一个或多个实施例中，每个回路中的所述dac包括被配置成选择性地将所述数字输出信号的一个位转换成模拟形式的过量回路延迟elddac。

在一个或多个实施例中，所述多个路径是多个量化器路径，其中每个路径包括跨导放大器(gm)。

在一个或多个实施例中，所述多个n位比较器锁存器包括多个1位比较器锁存器。

在一个或多个实施例中，所述多位连续时间sdm跨越包括1位adc的多个切片形成，使得参考电流电路跨越不同切片提供相同共模电流，且其中仅差动电流跨越不同切片不同。

根据本发明的第二方面，提供一种集成电路，包括多位连续时间三角积分调制器sdm，所述多位连续时间sdm包括：

输入，其被配置成接收输入模拟信号；

第一求和点，其被配置成从所述输入模拟信号减去反馈模拟信号；

回路滤波器，其被配置成对来自所述第一求和点的输出信号进行滤波；

模/数转换器adc，其被配置成将经滤波模拟输出信号转换成数字输出信号；以及

反馈路径，其用于将所述数字输出信号路由到所述第一求和点，其中所述反馈路径包括被配置成将所述数字输出信号转换成模拟形式的多个数/模转换器dac；

其中所述多位sdm的特征在于所述adc包括多个n位比较器锁存器，所述多个n位比较器锁存器各自与至少一对锁存器局部时间交错，所述至少一对锁存器被配置成以互补方式起作用并提供组合式互补输出。

根据本发明的第三方面，提供一种用于通过多位连续时间三角积分调制器sdm产生多位量化数字输出信号的方法，所述方法包括：

接收输入模拟信号；

在第一求和点中从所述输入模拟信号减去反馈模拟信号；

对来自所述第一求和点的输出信号进行滤波；

在模/数转换器adc中将经滤波模拟输出信号转换成数字输出信号；

通过将所述数字输出信号转换成模拟形式的数/模转换器dac将所述数字输出信号反馈到所述第一求和点；

其中所述方法的特征是：

以互补方式操作多个n位配对锁存器；以及

从所述多个配对锁存器提供组合式互补输出。

在一个或多个实施例中，所述方法进一步包括：

以不同步方式撤销或激活来自所述配对锁存器中的相应锁存器；以及

通过交替地将所述相应锁存器耦合到所述sdm的输出来从所述多个配对锁存器提供互补输出。

本发明的这些和其它方面将根据下文中所描述的实施例显而易见，且参考这些实施例予以阐明。

附图说明

将参考图式仅借助于例子来描述本发明的另外的细节、方面和实施例。在图式中，相同参考数字用于识别表示相同或功能上类似的元件。图式中的元件为简单和清楚起见被示出并且不必按比例绘制。

图1示出具有过量回路时延补偿的已知连续时间三角积分adc的框图。

图2示出具有多位量化和eld补偿的常规sdm系统架构的已知例子。

图3示出根据本发明的一些例子的具有多位量化和eld补偿和局部时间交错锁存器的sdm系统架构的例子。

图4示出根据本发明的一些例子的具有多位量化和eld补偿和局部时间交错锁存器的sdm的示例电路示意图。

图5示出根据本发明的一些例子的称述局部时间交错锁存器的一个示例时钟图和信号特性的一组示例波形。

图6示出根据本发明的一些例子的具有多位量化和eld补偿和局部时间交错锁存器的sdm系统的示例流程图。

具体实施方式

因为本发明的所示出实施例可主要地使用对于本领域的技术人员已知的电子组件和电路来得以实施，所以将不会以比被视为理解和了解本发明的基础概念所必要更大的任何程度解释细节，且为了不混淆或脱离本发明的教示，将不解释细节。

在一些例子中，描述了具有多位量化技术的连续时间三角积分adc的电流模式多路径过量回路时延补偿，时延补偿会移除对于前置放大器的需要，并因此减小sdm中的前置放大器，且具体地说，连续时间三角积分adc的延迟的影响。所提议系统提供一种基于在电流域中操作的多个快速反馈回路和adc的新eld补偿方法，所述adc包括多个n位比较器锁存器，所述多个n位比较器锁存器各自与至少一对锁存器局部时间交错，所述至少一对锁存器被配置成以互补方式起作用并提供组合式互补输出。

本发明例子描述了被配置成提供互补输出的多个配对锁存器，通过所述互补输出以不同步方式撤销或激活所述对中的交替锁存器。本发明的例子描述了配对锁存器之间的互补布置，使得所述对锁存器中的第一锁存器被配置成以与所述对锁存器中的被配置成处于重设模式下的第二锁存器同时处于再生模式下并获取下一初始条件。在一些例子中，配对锁存器形成n位1位局部时间交错比较器，且配对锁存器之间的互补布置提供两个adc采样周期(2个ts)以实现下一初始条件、再生和重设操作。虽然本发明的例子主要参考了1位局部时间交错比较器予以描述，但是可以设想在本文中描述的概念同等地适用于如将由本领域技术人员理解的任何数目位(即n位)时间交错比较器。

此外，因为n位(或在一些例子中1位)比较器(锁存器)局部时间交错，所以其具有2个ts以结束三个操作(实现初始条件、再生、重设)，而非1个ts。因此，用以重设并实现初始条件的时间不在1个ts时间预算内。因此，1个ts可完全用于再生阶段，且可最大化比较器的有效再生时间。另外，定时方案比常规延迟定时方案更简单，这便于功率搞笑时钟产生和分布。

本发明的例子还描述了复制在电流域中操作的多个量化器路径当中的求和节点。还复制了相应gm单元和elddac。而非比较如已知elddac补偿电路中的前置放大器中的qin电压信号与参考电压信号vref，可在同一求和节点中将对应参考电流信号iref相加。参考电流是涉及电流域中的电压参考的静态预选定电流。因此，从系统移除了对前置放大器的已知使用和使用产生的固有缺点。本发明的例子中的所得电流信号以互补方式直接驱动呈比较器锁存器形式的配对锁存器。

本发明的例子提供了一种多位连续时间三角积分调制器sdm，其包括：输入，其被配置成接收输入模拟信号；第一求和点，其被配置成从所述输入模拟信号减去反馈模拟信号；回路滤波器，其被配置成对来自所述第一求和点的输出信号进行滤波；模/数转换器adc，其被配置成将经滤波模拟输出信号转换成数字输出信号；以及反馈路径，其用于将所述数字输出信号路由到所述第一求和点。所述反馈路径包括被配置成将所述数字输出信号转换成模拟形式的多个数/模转换器dac。所述adc包括被配置成以互补方式起作用并提供组合式互补输出的多个配对锁存器。还描述了一种包括连续时间三角积分adc的集成电路和其方法。以此方式，通过使用相应回路滤波器输出的电流模式多路径过量回路时延补偿、相应elddac输出和被配置成以互补方式起作用并提供组合式互补输出的多个配对锁存器，省略了前置放大器并防止了前置放大器的延迟。

以此方式，通过使用所提议局部时间交错(time-interleaving，ti)概念(使用ti比较器)，从典型的1个ts时间预算移出了重设时间和用以取得下一初始条件的时间。额外1个ts用以重设并取得下一初始条件。复位开关的要求因此轻松许多，这允许减小复位开关的，并最小化锁存器输出上的电容负载。比较器锁存器的可用有效再生时间由ts确定，且因此最大化了用以对锁存器输出进行采样并将锁存器输出传递到elddac和主dac的时间。因此，在比较器锁存器的相同功耗的情况下，比较器锁存器提供更多量化增益，这会降低比较器亚稳定误差的可能性。

此外，相较于目前先进技术方法而简化了时钟信号，举例来说，在目前先进技术方法中需要用以提供所需量化增益的延迟定时方案和若干管线式增益级，这极其高耗能且对于设计是复杂的。

现参考图3，示出了根据本发明的一些例子的具有多位量化和eld补偿的sdm架构300的例子。在此例子中，sdm架构300包括输入信号302，在第一求和点304中通过sdm架构300从输入信号302减去反馈信号303。所得信号被输入到回路滤波器306。来自回路滤波器306的输出输入到一系列并联量化器路径307。路径的数目等于adc的位数，其中每个路径等于1位的创建。

每个量化器路径307包括用以分别将回路滤波器的输出电压信号转换成电流信号的跨导放大器(transconductanceamplifier，gm)334。在其它例子中，例如电阻器等任何无源或有源电路或组件可用以将电压转换成电流。每个跨导放大器334放大滤波信号并将经放大信号输入到相应第二求和点308(在每个量化器路径上)，以及在相应第二求和点308中从所述信号减去的反馈eld信号和与所述信号相加的参考电流340。从第二求和点308中的每一个输出的模拟信号被输入到相应锁存器370。锁存器370中的每一个的输出提供三角积分adc300的多位输出314。多位(示出为粗线)数字信号输出314被反馈316到一组并联elddac318，每个量化器路径307上一个，以便产生待输入到相应第二求和点308的相应eld补偿信号。在此例子中，elddac318被设计成是具有电流输出的电流引导dac。需要若干参考电流信号340(iref1、iref2、…、irefn)，且将所述参考电流信号分别输入到第二求和点308。在一些例子中，取决于正使用的传递函数，可使用同等间隔的参考电流。

以此方式，回路滤波器输出信号309(一旦转换成电流)、来自elddac318的输出电流信号与每个参考电流信号340通过其自有对应求和节点308在电流域中求和。因此，复制了求和节点。所得电流信号直接驱动‘n’个锁存器370。锁存器370的输出是多位比较器的输出。因此，在所提议sdm系统300中，在(n+1)电平量化的情况下，需要‘n’个gm单元334和‘n’个elddac318，其中每个elddac318是(n+1)电平dac。但是，且在此状况下有利的是，不再需要具有多位量化的已知sdm系统中使用的前置放大器。因此，已由这些已知前置放大器先前引入的延迟不再是问题。

一般来说，锁存器370的功能具有三个阶段：(i)获取初始条件、(ii)再生、和(iii)重设。在图2中的常规系统架构200中，锁存器必须在一个采样时钟周期ts内结束所有三个阶段。有效再生时间被定义为涵盖比较器锁存器开始再生与锁存器的采样器结束采样的时间之间的时间。在有效再生时间期间，比较器锁存器例如作为缓冲器为sdm产生大部分所需量化增益，且dac也可产生一些量化增益。用以对锁存器输出进行采样并将其传递到elddac和主dac的时间从采样器开始对锁存器输出进行采样的时刻起始。因此比较器锁存器的有效再生时间与用以对锁存器输出进行采样并将其传递到elddac和主dac的时间具有重叠时间周期，此时锁存器输出采样器接通。在极高速连续时间三角积分adc的情境下，优选的是最大化锁存器的再生时间。因此，其常常需要使用极强的重设开关以便最小化重设时间，这会在锁存器的输出节点上添加负载。

因此，根据本发明的例子，局部时间交错锁存器336、356用于所提议sdm系统300中。在此例子中，对于每个1位比较器，两个锁存器，例如锁存器336、356，形成被配置成以时间交错的大体上不同步的方式撤销或激活的一对锁存器。因此，来自所述对锁存器的每个锁存器具有两个阶段，即再生的第一阶段；以及重设和取得下一初始条件的第二阶段。在此例子中，操作来自一对锁存器的每个锁存器，使得当一个锁存器在第一阶段中时，另一锁存器在第二阶段中。当一个锁存器在第二阶段中时，连接输入开关335，使得将求和结果作为初始条件传送到锁存器。当锁存器在第一阶段中时，对于第一过半时间，输入开关335或输出开关337都不连接，且锁存器独立于系统再生。在第一阶段结束时，连接输出开关337，并对锁存器输出进行采样。因此，在此时间交错状况下，从最初1个ts时间预算移出重设时间和初始条件的时间。在本发明的例子中，2*ts可供用于锁存器以执行再生、重设和取得下一初始条件。再生耗费1*ts。重设与取得下一初始条件同时发生，且耗费1个ts。因此，可最大化锁存器的再生时间，这是因为一个锁存器的再生时间正发生，同时另一锁存器重设并取得下一初始条件。

在一些例子中，sdm和其中的组件或电路可实施于集成电路360中。在其它例子中，如图4中示出，sdm和其中的组件或电路可实施为多个切片量化路径。

此外，在图2中示出的现有技术系统中，求和点108的求和输出(qin)需要驱动多个前置放大器234。这暗示大寄生电容在节点qin上，这会产生极点并在快速反馈回路中添加延迟。相比之下，在图3中示出的系统中，回路滤波器306输出驱动多个gm单元334。回路滤波器306输出节点上的寄生电容也产生极点，但此极点有利地定位于多个快速反馈回路350外部。一般来说，外部反馈回路不如快速反馈回路350对额外延迟灵敏。出于完整性，反馈316也被反馈回到主dac320以在第一求和点304中产生输出信号314的模拟版本并由此形成反馈回路。

现参考图4，示出了根据本发明的一些例子的切片多位sdm中的所提议电流模式多路径eld补偿的示例晶体管级电路400实施方案。晶体管级示意图被示出为具有单回路sdm架构，而所提议eld补偿多位量化器可用于各种sdm架构中，包括多级噪声成型(multi-stagenoiseshaping，mash)sdm架构。在示例晶体管级实施方案400中，gm单元、elddac318、相关联参考电流340、两个时间交错(ti)比较器锁存器336、356、采样保持(sampleandhold，s&h)电路和缓冲器组成eld补偿的量化器的切片。所提议sdm系统的晶体管级电路400详细示出具有所复制求和节点和1位比较器的第m个切片。在此处假设sdm使用(n+1)电平量化。因此sdm具有具有所复制求和节点和1位比较器的总共n个切片。

回路滤波器306具有差动电压输出vi⁺和vi^-。这些差动电压信号被转换成具有源退化跨导(gm)级334的差动电流信号。gm单元被实施为源退化pmos跨导放大器，所述放大器由电流源is406、源退化电阻器rs410、电容器cs408和薄氧化物pmos晶体管m1、m2412构成。使用源退化以针对±250mv的大输入摆幅改善gm单元的线性。在m1、m2412的源极处添加电容器cs以在gm级334(v/i转换器)的传递函数中产生零并补偿其相移/延迟。电流源is可例如实施为级联pmos电流源，如所示出。

gm单元的带宽影响外部fb回路而非快速fb回路的稳定性。elddac318被实施为电流引导dac。nmos开关m3、m4420和电流源idac,u422组成单位elddac318。nmos晶体管m5、m6430和电流源iref,u建构参考电流单元340。电流源idac,u和iref,u实施为级联的nmos电流源。对于(n+1)电平量化，需要产生‘n’个参考电平，且因此对于每个切片需要(n-1)个参考电流单位。每切片450互补数字控制信号sp[1]/sn[1]-sp[n-1]/sn[n-1]可配置成vdd(1.1v)或接地，vdd(1.1v)或接地限定切片的参考电平。在不同切片450当中，所提议参考电流电路具有相同共模电流，且只是其差动电流不同。此属性确保不同切片450中的电路在相同共模条件下工作。

晶体管m9到m12336组成一个(第一)nmos锁存器，而晶体管m17到m20356组成另一(第二)nmos锁存器。需要两个互补的时钟信号clkpltc449与clknltc448。在此例子中，以高功率消耗为代价，出于相同再生时间的最大量化增益而设计出使用具有pmos负载的nmos锁存器。

晶体管m7、m8、m13到m16、m21和m22组成求和节点(sum+和sum-)与也是锁存器输入节点的锁存器输出节点(vo1+/-和vo2+/-470)之间的开关。它们也用作锁存器的重设开关。当重设时间在所提议系统中是比目前先进技术方法长得多的1个ts时，对重设开关的要求有利地宽松得多。在重设阶段期间，锁存器输出节点470作为下一再生的初始条件重设成共模电压加差动电压。共模电压比nmos的阈值电压低得多，以便关断nmos锁存器的正反馈。因此，不需要额外尾nmos或pmos晶体管来关断锁存器，这同样不同于adc中的目前先进技术高速比较器，例如m.bolatkale、l.j.breems、r.rutten和k.a.a.makinwa的“在125mhzbw中具有70dbdr和-74dbfsthd的4ghz连续时间adc”，ieee固态电路学报，第46卷，第12号，第2857到2868页，2011年。

这具有两个优点。第一，在此设计中供应之间的晶体管的数目是仅两个，这比目前先进技术高速比较器少了一个晶体管，目前先进技术高速比较器例如m.bolatkale、l.j.breems、r.rutten和k.a.a.makinwa的“在125mhzbw中具有70dbdr和-74dbfsthd的4ghz连续时间adc”，ieee固态电路学报，第46卷，第12号，第2857到2868页，2011年中描述的高速比较器。因此，最大化了漏极到源极电压vds，并还最大化了nmosm10、m12的跨导(gm)。第二，在再生开始时，需要大的峰值电流以为锁存器的内节点充电，使得nmosm10、m12接通且正反馈开始。尾nmos或pmos晶体管限制穿过锁存器的最大峰值电流。为了在再生的启动期间增加峰值电流，尾nmos或pmos晶体管通常被设计为大型装置，这会增大锁存器时钟信号的负载，并增大时钟分布的功耗。在ti之后，比较器锁存器336、356、具有两个互补采样时钟的两个传输门m23到m26472、474、clkp1sh/clkn1sh、clkp2sh/clkn2sh482、484、486、488用以在对应锁存器的再生阶段结束时对ti锁存器输出进行采样，并将ti锁存器输出保持在其共同输出电容上。传输门采样器m23到m26472、474有效地充当多路复用器。

在此例子中，两个缓冲器476、478插入于经采样ti锁存器输出与elddac318的输入之间。对缓冲器数目的选择是最小化锁存器的负载电容与减小缓冲器的延迟之间的权衡。第一缓冲器m27、m28476是具有pmos负载的nmos缓冲器，而第2缓冲器m29、m30478是cmos缓冲器。nmos缓冲器476比cmos缓冲器478具有更低的输入电容，但nmos缓冲器476消耗更多功率。cmos缓冲器478提供轨对轨驱动能力。对于(n+1)电平量化，一个经采样锁存器输出节点应在两个缓冲器之后驱动‘n’个单位elddac。

跨越所有切片的参考电流被设计成对于每个切片具有相同共模电流，即irefp,1+irefn,1＝irefp,2+irefn,2＝…＝irefp,n+irefn,n。差动参考电流信号irefp,m-irefn,m对于每个切片不同。源退化gm级、连接电路、锁存器与采样器对于这‘n’个切片完全相同。

第m个elddac318是(n+1)电平电流引导dac。elddac318与参考电流类似地实施，但其开关受(n+1)电平比较器的数字输出控制。参考电流和elddac318在的电流源可例如实施为级联nmos电流源。在这些例子中，源退化gm级、连接电路、锁存器与采样器对于‘n’个切片中的每一个完全相同。

为了eld补偿的正确操作，在下一再生阶段的开始点之前，(n+1)电平elddac318输出电流应能够在新(n+1)电平比较器输出上起反应。这意味着对于一个经采样比较器输入，经采样比较器输出从再生阶段的开始时间改变到elddac318输出电流更新的时间，且总时间延迟应小于1个ts。否则，elddac反馈太迟，且sdm变得不稳定。

图3和图4的操作还可从如图5中示出的一组示例波形得以理解，图5称述根据本发明的一些例子的所提议sdm系统之的一些重要信号的信号特性的一个例子。图5示出应用于锁存器路径中的一个的第一时钟波形505，所述锁存器路径比如包括图3中的开关335、337和锁存器336的锁存器路径。此波形505包括第一锁存器时钟波形(clkpltc)449和第一采样时钟信号(clkp1sh)484。图5还示出了应用于锁存器路径中的第二个的第二时钟波形510，所述锁存器路径比如包括图3中的开关355、357和锁存器356的锁存器路径。在此处，第二波形510包括第二锁存器时钟波形(clknltc)448和第二采样时钟信号(clkp2sh)488。

锁存器时钟信号clkpltc449与clknltc448互补。它们处于sdm采样速率的一半下，sdm采样速率在此例子中是4.2ghz，且它们具有50％工作周期。当clkpltc449高(1.1v)且clknltc448低(0v)时，第一锁存器在再生阶段中，且第二锁存器重设并取得下一初始条件。在此阶段中，将回路滤波器输出306、elddac输出318和参考电流340的求和结果作为下一再生的初始条件传送到第二锁存器。在相反周期上，当clkpltc449低时，第二锁存器在再生阶段中，且第一锁存器重设并取得下一初始条件。

第3波形545和第4波形550分别描绘第一锁存器和第二锁存器的差动输出信号。在第一锁存器(或第二锁存器)的再生阶段结束时，对应采样时钟信号clkp1sh484(或clkp2sh488)变高，且对第一锁存器(或第二锁存器，取决于周期中的点)输出进行采样。clkp1sh484(或clkp2sh488)应在重设第一锁存器(或第二锁存器)之前变低。

第5波形555和第6波形560分别示出单位elddac318的输入电压和输出电流。因为快速fb回路的总延迟应小于1个ts(在此例子中119psec.)，所以elddac318的输出电流必须在任一锁存器的下一再生开始之前稳定。此外，电流求和的总延迟和求和节点与锁存器之间的切换必须是极短的，使得eld反馈信息在下一再生开始之前到达锁存器。换句话说，在下一再生开始时刻，开始时刻是量化器的采样时刻，先前样本的eld反馈信息必须已改变锁存器初始条件，且必须解决此改变。在图5中，在clkpltc449或clknltc448的下一正时钟边沿之前，elddac318的输出电流稳定在约15psec.，这是最大化锁存器的有效再生时间与eld反馈回路的稳固性之间的权衡。

因此，当与图4的电路一起查看时，所提议示意图的操作原理如下。当clkp高(且clkn低)时，锁存器-1336(由m9到m12构成)在再生阶段中，且锁存器-2356(由m17到m20构成)在重设和跟踪初始条件阶段中。在此状况下，n位(在此例子中是1位)比较器(锁存器)的功能局部时间交错。源退化gm级、elddac318和参考电流340始终工作。求和节点(sum⁺、sum^-)连接到两个锁存器中的一个(在重设和跟踪初始条件阶段中)。在此例子中，求和节点相对稳定，除了开关(连接电路)会转换以外。

对于锁存器-1，其连接电路(m7、m8、m13、m14)‘关断’。在再生阶段开始时(此时clkpltc高且clkp1sh低)，连接到锁存器-1的输出的采样器也‘关断’。在此周期中，锁存器1的输出节点的电压(vo1⁺、vo1^-)完全由锁存器-1的强正反馈决定。因此，锁存器的再生极其快速。在锁存器-1的再生阶段结束时，采样器clkp1sh的时钟变高，且连接到锁存器1输出的采样器接通。锁存器-1输出被恰当地采样并存储。在本发明的例子中，clkp1sh被配置成在clkpltc变低之前变低，以避免重设经采样锁存器-1输出信号。

当clkpltc变得低(且clknltc变高)时，锁存器-1开始重设。在此周期中，其连接电路(m7、m8、m13、m14)‘接通’，且锁存器-1的pmos晶体管(m9、m11)关断。共模电流和差动电流两者穿过连接电路。差动电流实际是回路滤波器输出差动电流信号(m1和m2的差动漏极电流信号)、elddac318输出差动电流信号与差动电流信号的求和结果。穿过连接电路的共模电流是穿过源退化gm级(is)334的共模电流减elddac318的共模电流和共模参考电流。锁存器输出节点重设成由连接电路确定的共模电压电平。同时，在锁存器输出节点上产生差动电压，差动电压由穿过连接电路的差动电流信号确定。当下一再生阶段开始(clkpltc变高)时，那个时刻的锁存器输出节点处的差动电压信号为此新再生阶段产生初始条件。

从图4和图5中的时钟图和操作原理，相较于常规电路架构(图2中)，可看到所提议解决方案的以下优点。第一，因为前置放大器不再是系统的部分，所以节约了前置放大器的延迟。第二，因为n位/1位比较器(锁存器)局部时间交错，所以其具有2个ts以结束三个操作(即实现初始条件、再生、重设)，而非1个ts。因此，用以重设并获得初始条件的时间不在1个ts时间预算中。因此，1个ts可完全用于再生阶段，且可最大化比较器的有效再生时间。第三，定时方案比由m.bolatkale、l.breems、r.rutten和k.makinwa提议的常规延迟定时方案更简单。其示出更电力高效的时钟产生和分布的潜能。

图6示出根据本发明的一些例子的具有多位量化和eld补偿和局部时间交错锁存器的sdm系统的示例流程图600。在此例子中，根据已知连续时间三角积分adc，可以设想回路滤波器输出(图3和图4中)处于电压域中。在通过一个或多个跨导放大器(gm单元)馈送回路滤波器输出之后，回路滤波器输出处于电流域中。在一个或多个路径中，对回路滤波器输出电流信号、elddac输出电流与参考电流的组合进行求和。将求和结果作为初始条件传递给来自一对锁存器的一个锁存器。

流程图600在602处和在604处开始，(比如在图4或图5的电路中)进行关于时钟信号clkpltc是否高的确定。在此例子中，在606处，如果时钟信号高，那么锁存器-1被配置成在再生模式下，而锁存器-2被配置成在重设模式下并获取下一初始条件。当相应输出开关打开，即采样时钟clkp1sh‘低’时，流程图在608处循环。当相应输出开关关闭，即采样时钟clkp1sh‘高’时，流程图在608处移动到610，由此对锁存器-1输出进行采样，且流程图循环回到604。

类似地，在此例子中且在612处，如果时钟信号clkpltc是低的，那么锁存器-2被配置成在再生模式下，而锁存器-1被配置成在重设模式下并获取下一初始条件。当相应输出开关打开，即采样时钟clkp2sh‘低’时，流程图在614处循环。当相应输出开关关闭，即采样时钟clkp2sh‘高’时，流程图在614处移动到616，由此对锁存器-2输出进行采样，且流程图循环回到604。

可以设想在其它例子中，可使用利用之前在本文中描述的概念的替代性电路和组件。举例来说，可以设想可使用不同类型的dac架构，这是因为设计不限于使用电流引导dac。此外，在其它例子中，回路滤波器可呈不同形式，例如反馈滤波器或前馈滤波器。

在一些例子中，可使用单个反馈路径。在其它例子中，如所示出，可使用到多个单独elddac的多个路径。以此方式，可使用使用到多个单独elddac的多个路径以优化最佳定时的电路。

在前述描述中，已参考本发明的实施例的具体例子描述了本发明。但是，将明显的是，可在不脱离如所附权利要求书中所阐述的本发明的范围的情况下对所述特定例子作出各种修改和改变，且权利要求书并不限于上文所描述的特定例子。如本文所论述的连接可以是适合于例如经由中间装置从相应的节点、单元或装置传送信号或将信号传送到相应的节点、单元或装置的任何类型的连接。因此，除非以其它方式暗示或陈述，否则连接可以是例如直接连接或间接连接。连接可示出或描述为单个连接、多个连接、单向传输连接或双向传输连接。但是，不同的实施例可变化连接的实施方案。举例来说，可使用单独分开的单向传输连接而不是双向传输连接，且反之亦然。另外，多个连接可换为串行地或以时分复用的方式传送多个信号的单个连接。同样，携载多个信号的单一单个连接可以被分成携载这些信号的子集的各种不同连接。因此，存在用于传递信号的许多选择方案。

尽管已在例子中描述了电势的具体特定导电类型或极性，但应了解，可反转电势的导电类型和极性。本文中所描述的每个信号都可以设计为正逻辑或负逻辑。在负逻辑信号的情况下，信号为低电平有效，其中逻辑真状态对应于逻辑电平零。在正逻辑信号的情况下，信号为高电平有效，其中逻辑真状态对应于逻辑电平一。应注意，本文中所描述的任何信号均可以设计为负逻辑信号或正逻辑信号。因此，在替代实施例中，描述为正逻辑信号的那些信号可以实施为负逻辑信号，且描述为负逻辑信号的那些信号可以实施为正逻辑信号。

本领域技术人员将认识到，逻辑块之间的边界仅仅是说明性的，且替代实施例可以合并逻辑块或电路元件，或对各种逻辑块或电路元件施加功能性的替代分解。因此，应理解，在本文中描绘的架构仅仅是示例性的，并且实际上，可以实施实现相同功能的许多其它架构。因此，本文中组合以实现特定功能性的任何两个组件都可以被视为彼此‘相关联’，使得期望的功能性得以实现，而不管架构或中间组件如何。因此，本文中经组合以实现特定功能性的任何两个组件都可以被视为‘相关联’，以便实现期望的功能性，而不管架构或中间组件如何。同样地，如此相关联的任何两个组件还可以被视为彼此‘可操作地连接’或‘可操作地耦合’来实现期望的功能性。此外，本领域技术人员应认识到，上述操作之间的界限仅仅是说明性的。多个操作可组合成单个操作，单个操作可分散于另外的操作中，并且操作的执行可在时间上至少部分地重合。此外，替代性实施例可包括特定操作的多个例子，并且操作的次序可以在不同其它实施例中进行更改。并且举例来说，在一个实施例中，所示出例子可被实施为位于单个集成电路上或同一装置内的电路。可替换的是，例子可被实施为彼此以合适的方式互连的多个分开的集成电路或分开的装置。此外，举例来说，例子或其部分可实施为物理电路系统的软件或代码表示或可转化成物理电路系统的逻辑表示，例如，在任何适当类型的硬件描述语言中。因此，说明书和图式应被视为具有示意性意义而非限制性意义。

在权利要求书中，放置在圆括号之间的任何附图标记不应被解释为限制所述权利要求。词语‘包括’不排除除了权利要求中所列的那些元件或步骤之外的其它元件或步骤的存在。此外，如本文中所使用，术语‘一’被定义为一个或大于一个。而且，权利要求书中对例如‘至少一个’和‘一个或多个’等介绍性短语的使用不应被认作暗示由不定冠词‘一’引入的另一权利要求要素将包含此类所引入的权利要求要素的任何特定权利要求限制为仅包含一个此类要素的发明，即使是在同一权利要求包括介绍性短语‘一个或多个’或‘至少一个’和例如‘一’的不定冠词时也如此。定冠词的使用也是如此。除非另有陈述，否则例如‘第一’和‘第二’等术语用于任意地区别此类术语所描述的元件。因此，这些术语未必意图指示此类元件的时间上的优先级或其它优先级。在彼此不同的权利要求项中叙述某些措施这一单纯事实并不指示不能使用这些措施的组合来获得优势。