产生低抖动的快速锁定锁相环和训练锁相环的方法与流程

本公开涉及具有更快的锁定时间的高性能锁相环(pll)，更具体地涉及具有电流控制的振荡器(cco)的pll，所述电流控制的振荡器是不受pvt影响的高度稳定的环形振荡器的缩放复制品。

背景技术：

锁相环(phaselockedloop，pll)是一种控制系统，广泛用于电信、计算机和其他数字电子应用中。pll的性能取决于包括更快的锁定时间、低抖动、宽输出频率范围、因器件参数(尤其是温度、电压和工艺(temperature，voltageandprocess)-pvt)的差异引起的低频差异、低功耗和面积等在内的几个因素。

为了改善pll的性能，特别是为了实现更快的锁定时间和减少确定性抖动，已经提出了几种pll架构。虽然这些传统的pll具有改善的性能，但是它们无法实现非常快速的锁定时间和减少确定性抖动。特别是，传统的pll在0.98v至1.21v的电源电压范围、-40℃至125℃的温度范围、135mhz至270mhz的pll输入频率范围、1.35ghz至2.7ghz的pll输出频率范围下工作时不能实现小于100μs的pll锁定时间和小于0.15ui的确定性抖动。

美国us7986175和美国us2008/0061889公开了利用vco增益和频率比较来获得锁相。但是，它们的原理复杂且锁定时间长。而且，这些技术的pll消耗大量功率和面积，这在一些数字电子电路中是不希望的。

美国us2013/0076450公开了一种用于pll振荡器的低噪声偏置电路，该电路依赖于lcvco以实现宽频率范围覆盖。但是，同样也因为消耗大量的功率和面积，所以lcvco不适合一些应用。此外，根据本领域的pll的vco需要更高的增益，这导致高确定性抖动，因此影响pll的性能。

美国us2009/0167443提供了一种数字补偿的高度稳定的保持(holdover)时钟生成技术，其使用外部ocxo、eeprom以及数字环路滤波器来实现稳定的频率。然而，其需要芯片外稳定的振荡器来提供稳定的频率源，这导致复杂的电路和更多的功耗和面积。

如lcvco这样的传统pll的另一个问题在于，只有一个中心频率，并且这种pll不能用在需要几个中心频率的应用中。进而，传统pll由于其vco的pvt变化，不能为该pll提供非常快速的锁定时间。

鉴于上述情况，需要一种高性能锁相环(pll)，其具有小于100μ0的更快速的锁定时间以允许快速唤醒和高工作频率以及几个中心频率。而且，期望pll的确定性抖动较低。

技术实现要素：

技术问题

本公开提供了一种装置和方法，其用于快速锁定基于不受pvt影响的稳定振荡器且产生低抖动的锁相环。现有的锁相环不提供快速唤醒并且具有高输出抖动。

本公开的一个或多个实施例提供一种锁相环，其包括：相位频率检测器；电荷泵；环路滤波器；第一振荡器，其包括反相器，且该第一振荡器被配置为生成第一电流；第二振荡器，其包括所述第一振荡器的反相器的缩放版本；数字-模拟转换器，其被配置为通过将所述第一电流与频率码相乘而生成第二电流；以及电压-电流转换器，其被配置为通过将所述环路滤波器的电压输出转换为电流而生成第三电流，其中，输入到所述第二振荡器的输入电流是所述第二电流与所述第三电流之和。

本公开的一个或多个实施例提供一种训练pll以生成频率码的方法，包括：将所述频率码设置为默认值；断言钳位信号以将所述pll的电荷泵和相位频率检测器设为三态；使用频率校准块对参考时钟与反馈时钟进行比较，其中所述频率校准块包括比较器和频率码生成器；基于所述参考时钟与所述反馈时钟的比较来更新所述频率码，其中执行所述频率码的更新直到所述参考时钟与所述反馈时钟之间的差值高于指定值为止；如果所述参考时钟与所述反馈时钟之间的差值低于所述指定值，则锁定并存储所述频率码；以及去断言所述钳位信号以将所述电荷泵和所述相位频率检测器切换为正常工作模式。

本公开的一个或多个实施例提供一种产生低抖动的快速锁定锁相环，该装置包括：相位频率检测器；电荷泵；环路滤波器；第一振荡器，其包括奇数个反相器，且该第一振荡器配置为低频开环振荡器以生成对于工艺、电压和温度变化稳定的第一电流；第二振荡器，其包括所述第一振荡器的反相器的缩放版本，且该第二振荡器被配置为闭环电流控制的高频振荡器以生成所述pll的输出频率；频率校准模块，其被配置为通过比较参考时钟频率与反馈时钟频率而生成频率码；数字-模拟转换器，其被配置为通过将所述第一电流与所述频率码相乘而生成第二电流；电压-电流转换器，其被配置为通过将所述环路滤波器的电压输出转换为电流而生成第三电流，其中，输入到所述第二振荡器的输入电流是所述第二电流与所述第三电流之和，其中在所述pll的正常模式之前的训练模式期间生成并存储所述频率码，所述环路滤波器的电压输出在所述训练模式期间被钳位为钳位电压。

通过参考附图阅读以下详细描述，本公开的这些以及其他方面和优点对于本领域普通技术人员将变得更加明显。

附图说明

附图构成说明书的一部分并且用于提供对本公开的进一步理解。这些附图示出了本公开的实施例，其用于与说明书一起描述本公开的原理。

图1示出本领域中已知技术的高度稳定的环形振荡器电路。

图2示出根据本公开的实施例的pll的概念性功能框图。

图3示出电流的数字-模拟转换器电路。

图4示出具有钳位电压生成器的电压-电流转换器。

图5是示出根据本公开的实施例的频率校准过程的基本流程图。

图6示出环路滤波器电路。

图7示出根据本公开的实施例的频率校准块的功能框图。

图8示出根据本公开的实施例的电流控制的振荡器。

具体实施方式

本公开涉及具有更快速的锁定时间和低抖动的高性能锁相环(pll)。在下文定义的实施例中，该pll利用基于cmos体技术设计的高度稳定的环形振荡器(hsosc)，该环形振荡器针对pvt具有非常小的频率变化。但是，本发明不限于振荡器或体cmos技术，该pll可以使用针对pvt稳定的任何其他振荡器来实现，或者可以分别等效地应用于任何其他集成电路技术。

低抖动pll要求该pll的振荡器的kvco较低。kvco是指pll的振荡器的频率到电压增益。特别是，因为输入时的任何噪声都会在输出之前乘以kvco因子，所以较高的kvco会导致更高的抖动。然而，因为pll的环形vco/cco会承受针对pvt的高频变化，并且高kvco将确保宽频率覆盖以补偿频率变化，所以仍然需要高kvco。另一方面，如果振荡器的频率(pll的vco/cco)针对pvt稳定，则kvco可以保持较低，从而改善pll抖动性能。

图1是与本申请相同的发明人于2016年3月30日提交的印度专利申请号201611011147中所描述的已知的高度稳定的环形振荡器(hsosc)10。图1中所示的hsosc10具有135mhz的工作频率，且采用40nmcmos体技术而设计。如所述专利申请文件中所述，hsosc10针对pvt实现较低(±2％)的频率变化。

图2是根据本公开的实施例的高性能pll20的功能框图。该pll包括hsosc10、电流dac201、电流控制的振荡器(cco)202、电平转换器203、反馈分频器204、参考分频器205、pfd206、cp207、lpf208、v2i209、频率校准块210和钳位电压生成器211。

根据本公开的实施例，cco202是图1的hsosc10的缩放复制版本。缩放的复制版本表示cco202中的电流控制的环延迟单元是hsosc10环中使用的延迟单元的复制品。而且，流入cco202的偏置电流是偏置hsosc10环的电流的倍增版本。特别地，cco202的延迟单元是反相器，其中每个反相器中的pmos和nmos尺寸是hsosc10的反相器所使用的尺寸的多倍。cco202具有分别来自v2i209和电流dac201的电流输入ibias_vcntl和ibias_dac。

图2还示出cco202的输出端的电平转换器203。在电平转换器203的帮助下，输出频率被电平转换为振荡器的输出端的核心电源。这里描述的电平转换器的操作并不重要，本发明不受其电路或使用的限制。

图2还示出了反馈分频器204和参考分频器205。所述分频器是实现分频的通常的可编程数字分频器。反馈分频器204和参考分频器205分别具有作为fb分频器码(反馈分频器码)和ref分频器码(参考分频器码)的输入，基于这些输入来应用分频因子。根据对于给定应用所支持的输入频率范围，可以使用或不使用参考分频器205(其具有旁路选项，以/1进行分频)。如果pfd206可以直接支持该输入频率范围，则参考分频器205以/1模式(旁路)进行使用。否则，可以将其编程为/2、/4、/8模式，并相应地确定反馈分频器204以获得正确的vco和pll输出频率。

图2还示出pfd(相位频率检测器)206。pfd206是通常的三态检测器。图2还示出cp(chargepump，电荷泵)207。cp207是相关文献中描述的通常的电荷泵电路，其确保电荷共享和电荷注入到控制电压中。

图2还示出lpf(或环路滤波器)208。lpf是使该pll成为二型三阶pll的通常的无源环路滤波器。值得注意的是，这里描述的lpf208、pfd206、cp207、电平转换器203、反馈分频器204和参考分频器205的操作是不重要的，本发明不受其电路或使用的限制。

图2还示出电流dac201。电流dac201是数字-模拟转换器，并且在图3中进行详细说明。电流dac201的输入是来自hsosc10(ibias_hsosc)的电流和来自频率校准块210的频率码。例如，图3示出32位的频率码(freq_code)。电流dac201的输出是通过以下式得出的电流ibias_dac：

ibias_dac＝ibias_hsosc*freq_code[31:0]…(1)

这里描述的电流dac201的操作是不重要的，本发明不受其电路的限制。

图2还示出v2i209，如图4所示，v2i209是通常的基于ota的电压到电流生成器电路。v2i209的输入是分别来自lpf208和频率校准块210的电压vctrl_lpf和v2i_clamp。在图4中还示出了，钳位电压生成器211包括使用电阻梯实现的分压器电路，并生成钳位电压。通过从电阻梯中选择一个抽头来选择钳位电压。特别是，如图4所示，钳位电压生成器211中的pdz信号是pll的全局pdz信号，并且可以来自soc或使用pll的芯片中的电源接通检测电路。pdz信号在电源接通时用作触发器。指定电压生成器抽头的控制信号是寄存器位，其可以由芯片中存在的spi或i2c控制的寄存器组提供，本发明不受钳位电压生成器211的控制信号的限制。

图2还示出频率校准块210。下面详细说明本发明的工作和频率校准块210。在初始启动的状态下、即当向该pll提供稳定的电源电压时，pll进入频率校准模式(或训练模式)。图5通过流程图示出频率校准模式。在频率校准模式开始时，将初始频率码施加到电流dac201。该初始频率码可以固定为中间值。此外，在允许cp207保持在三态、即cp207到lpf208的输出保持关闭的阶段，v2i_clamp保持为高电平。如图6所示，如果v2i_clamp为“1”(高)，则cp207与lpf208断开连接。而且，如图6所示，当v2i_clamp为“1”(高)时，因为放大器601处于具有单位增益的接通状态，所以lpf208的输出vcntl_lpf被充电为钳位电压生成器211的电压。这确保lpf208在频率校准模式下被充电为钳位电压，并且之后在pll的正常工作模式下不需要进一步的充电时间。进而，如图4所示，当v2i_clamp为“1”时，v2i209的输出、即ibias_vcnt1对应于钳位电压并保持固定。

图7详细示出频率校准块210。如图2和图7所示，频率校准块210具有作为参考时钟和反馈时钟的输入。频率校准块210具有参考分频器块701，其是可编程分频器，并且将参考时钟除以fb分频器码的因子而生成输出reset_fb(复位反馈)。例如，如果参考时钟为1000且fb分频器码为20，则reset_fb将为50(即1000/20)。频率校准块210还具有自由运行计数器702，自由运行计数器702具有作为反馈时钟的输入和作为reset_fb的复位输入。

图5的流程图中所示的频率校准模式解释如下。最初，当接通电源时，reset_pdz信号将参考分频器块701和自由运行计数器702复位。reset_pdz信号与钳位电压生成器211中的pdz信号相同，并且两者同时被触发。在该初始复位之后，自由运行计数器702对反馈时钟和reset_fb进行计数，并且当参考分频器块701和自由运行计数器702按照reset_fb被复位时，计数器值被存储在图7所示的码冻结寄存器703中。通过码比较器704将存储在码冻结寄存器703中的值与fb分频器码进行比较，码比较器704生成符号(+ve或-ve)和码冻结寄存器703中的码与fb分频器码之间的差值。如果码冻结寄存器703中的码小于fb分频器码，则码比较器704生成+ve符号。如果码冻结寄存器703中的码大于fb分频器码，则码比较器704生成-ve符号。

如图7所示，符号和差值被输入到频率码生成器705，频率码生成器705生成freq_code(频率码)作为输出。基于差值，频率码生成器705进行如下确定：

在差值≥2且符号为+ve的情况下，freq_code递增，

在差值≥2且符号为-ve的情况下，freq_code递减。

在差值<2的情况下，频率校准模式完成，频率码被锁定(并被存储)，电压v2i_clamp被设置得较低，即频率校准模式结束，并且pll进入正常模式。通过选择差值“2”来使反馈频率处于输入参考频率的±5％范围内，但本发明不受差值标准所限制。进而，freq_code的增量/减量是可编程的，并且可以被选择为1、2或4等。如图7所示，由频率码生成器705生成v2i_clamp，并且基于差值，v2i_clamp被设置为低或高。

而且，在频率校准模式期间，因为v2i_clamp为“1”，所以与电流ibais_dac相比，来自v2i209的电流ibias_vcnt1可忽略。一旦校准模式结束并且v2i_clamp被设置为“0”，则电压vcntl_lpf被v2i209转换为电流，并且电流ibias_vcnt1确保pll20的正确频率和相位锁定。

如上所述且如图2所示，本发明通过使用hsosc10(低频开环稳定的振荡器)而向cco202提供不受pvt影响的偏置电流。由于hsosc10输出不受pvt影响，因此cco202频率也不受pvt影响。因此，不同于主pll环路中的另一个cco(或vco)的偏置电流(或控制电压)通常用于从vco或cco的pll的已知架构，本发明提供从开环芯片上稳定的环形振荡器(hsosc10)获得的偏置电流的使用，该环形振荡器是稳定的且消耗低功率。

此外，如上所述并如图7所示，在频率校准模式期间产生的freq_code被存储。因此，由于cco202的频率输出对于pvt是高度稳定的，所以在频率校准模式期间存储的频率码将允许该pll在非常短的时间内实现锁定。pll的快速锁定尤其适用于显示端口/嵌入式显示端口(embeddeddisplayport)标准的psr/psr2特性。特别是，在edp标准中pll的快速锁定允许节省系统功率，这是对于诸如移动电话等手持显示设备而言特别理想的效果。通常，与传统的ppl相比，本公开的pll可以实现4到5倍的更快的锁定时间。

而且，由于cco202是基于hsosc10的，所以其输出对于温度和电压变化是有耐性的。通常，与输出频率具有高达±25％(甚至±30％)变化的传统cco相比，针对温度和电压变化，该cco202的输出频率变化小于±5％。因此，当cco202的输出频率变化较小并且频率校准码允许有效锁定时，cco202的kvco在满足较大的频率覆盖的同时可以保持较低。通常，本公开的pll在不会损害输入/输出频率范围内，允许kvco降低5到10倍。例如，为了覆盖1.35ghz至2.7ghz的频率范围，在传统的cco中，kvco需求可能是5ghz/volt，而在本公开的pll中可以将kvco需求降低到小于1ghz/volt。如前所述，较低的kvco对于降低噪声和改善pll的抖动性能而言是理想的。通常，本公开的pll可以在整体确定性抖动规范中实现高达0.1ui的降低。

在本公开的另一个实施例中，不是每次都需要频率校准模式。特别是，对于具有已知的输入和输出频率的应用，可以执行一次频率校准，并且可以将频率码直接应用于电流dac201。在这种情况下，不需要频率校准模式，相应地，v2i_clamp信号被旁路，并且pll直接以正常模式进行工作，在该正常模式中，cp207、pfd206和lpf208处于工作模式，且存储的频率码被施加到电流dac201。在这种情况下可能需要特殊信号、即快速唤醒来将v2i_clamp信号旁路(因此绕过频率校准模式)并以正常模式直接启动该pll。

在本公开的另一个实施例中，在hsosc10中生成的不受pvt影响的电流可以用作cp207偏置电流。因此，cp207电流变得不受pvt变化的影响。而且，hsosc10的调整码(trimcode)(如hsosc的专利说明书中所定义)也可以被解码并用于控制lpf208中的电阻器。因此，lpf208电阻器值将不受工艺差异的影响。不受pvt影响的电荷泵电流、电阻器校准后的lpf208电阻器以及不受pvt影响的cco202的组合将转而使pll环路带宽不受pvt影响。通常，本公开的pll的环路带宽对于pvt将在小于±10％的范围内变化。

在本公开的另一个实施例中，如图6所示，lpf208的电阻器标记为rlpf。6。该电阻器的值取决于pll环路相位裕度和带宽要求，并依赖于其他pll环路组件。例如，假设希望该电阻器对于pvt为10k。由于在hsosc10中使用了可调的rppoly电阻器组，所以已经知道用于在hsosc10中实现稳定频率的trim码。该trim码是rppoly电阻器中工艺变化的指标。由于rlpf也作为rppoly电阻器，所以来自hsosc10的这些调整码(trimcode)可用于向rlpf添加或从rlpf移除一些电阻器段，以确保rlpf对于工艺变化保持恒定。

因此，本公开的pll利用其稳定的cco202和频率校准模式提供更快速的锁定时间和低确定性抖动(dj)。采用本公开描述的架构实现的典型pll在电源电压范围：0.98v至1.21v，温度范围：-40c至125c，hsosc10频率变化：对于pvt为<(+/-)2％，目标频率(hsosc)：135mhz，pll的输入频率范围：135mhz至270mhz，pll的输出频率范围：1.35ghz至2.7ghz的条件下，可实现pll锁定时间<100us，且plldj<0.15ui。

本发明不应被视为限于上面描述的实施例，而是可以在不脱离本发明的主旨的情况下进行各种变形和组合。本发明不应被视为限于上面描述的实施例或上面提出的变形，而是可以在不脱离所附权利要求的范围的情况下进行各种变形和组合。