驱动电路结构的制作方法

本实用新型涉及电路领域，尤其涉及一种驱动电路结构。

背景技术：

LED(Light Emitting Diode)等半导体器件的驱动电源主要是恒流源，通常是由控制芯片(IC)控制MOS管的导通时间和开关频率来控制输出电流的。

对于小功率的LED，驱动电源通常是以一颗控制芯片集成一颗LDMOS来实现上述功能的。但是，由于LDMOS的器件结构特点，要输出较大的电流，芯片面积相比VDMOS会增大，由于LDMOS内阻比较大，同等功率情况下，温升也会比VDMOS大，因此LDMOS通常用于小功率LED驱动电路。

另外，控制IC集成LDMOS的结构，由于LDMOS为高压器件，制作工艺不能与普通低压工艺兼容，生产工艺需增加单独的高压制程，制作成本会相应增加。

技术实现要素：

本实用新型解决的问题是提供一种驱动电路结构，以提高驱动电路结构的驱动效率，简化相应的制作工艺，降低成本。

为解决上述问题，本实用新型提供了一种驱动电路结构，包括控制芯片和设置在所述控制芯片以外的开关VDMOS管，所述控制芯片内部具有过流保护电路：所述控制芯片的所述过流保护电路具有电流采样电阻；所述驱动电路结构还包括设置在所述控制芯片以外的镜像电流VDMOS管，所述镜像电流VDMOS管与所述开关VDMOS管集成在同一半导体衬底上；所述镜像电流VDMOS管的漏极与所述开关VDMOS管的漏极连接至外置电压输入端；所述镜像电流VDMOS管的源极连接至所述电流采样电阻的采样端。

可选的，所述镜像电流VDMOS管的栅极与所述开关VDMOS管的栅极共同连接至所述控制芯片的驱动器；所述开关VDMOS管的源极连接至所述控制芯片的电压输出端。

可选的，所述驱动电路结构还包括设置在所述控制芯片以外的高压VDMOS管，所述高压VDMOS管与所述开关VDMOS管集成在同一所述半导体衬底上；所述高压VDMOS管的漏极与所述镜像电流VDMOS管的漏极连接至所述外置电压输入端。

可选的，所述高压VDMOS管的漏极和源极之间具有串联电阻。

可选的，在所述半导体上，所述开关VDMOS管的源区面积为所述镜像电流VDMOS管的源区面积的100倍以上。

可选的，所述驱动电路结构为LED恒流驱动电路结构。

为解决上述问题，本实用新型还提供了一种驱动电路结构的制作方法，包括：在半导体衬底正面上形成开关VDMOS管的第一栅氧化层和镜像电流VDMOS管的第二栅氧化层；在所述第一栅氧化层上形成所述开关VDMOS管的第一栅层；在所述第二栅氧化层上形成所述镜像电流VDMOS管的第二栅层；采用第一掩模版，形成第一掩膜层，以所述第一掩膜层为掩模，进行P阱注入，形成所述开关VDMOS管的第一P阱和所述镜像电流VDMOS管的第二P阱；在第一P阱和第二P阱中进行N注入，形成所述开关VDMOS管的第一源区和所述镜像电流VDMOS管的第二源区；再次采用所述第一掩模版，形成第二掩膜层，以所述第二掩膜层为掩模，进行P型重掺杂注入，形成所述开关VDMOS管的第一P型重掺杂区和所述镜像电流VDMOS管的第二P重掺杂区；将所述第二源区连接至控制芯片的保护电路；在所述半导体衬底背面形成所述开关VDMOS管的第一漏区和所述镜像电流VDMOS管的第二漏区。

可选的，在形成所述第一栅氧化层和所述第二栅氧化层时，同时形成所述高压VDMOS管的第三栅氧化层；在形成所述第一栅层和所述第二栅层时，同时形成所述高压VDMOS管的第三栅层；在形成所述第一P阱和所述第二P阱时，同时形成所述高压VDMOS管的第三P阱；在形成所述第一源区和所述第二源区时，同时形成所述高压VDMOS管的第三源区；在形成所述第一P型重掺杂区和所述第二P重掺杂区时，同时形成所述高压VDMOS管的第三P重掺杂区；在所述半导体衬底背面形成第一漏区和第二漏区时，同时形成所述高压VDMOS管的第三漏区。

可选的，在形成所述第三栅层时，同时形成位于所述第三栅层和所述第三漏区之间串联电阻。

可选的，设置所述第一源区的面积是所述第二源区面积的100倍以上。

本实用新型技术方案的其中一个方面中，通过在控制芯片以外的同一个半导体衬底上，设置开关VDMOS管和镜像电流VDMOS管，并且，将镜像电流VDMOS管的源极连接至电流采样电阻的采样端(即镜像电流VDMOS管的输出端与电流采样电阻串联)，使镜像电流VDMOS管与电流采样电阻配合形成的相应的采样电路。此时，采样分析的，不再是开关VDMOS管源漏之间流过的电流，而是镜像电流VDMOS管源漏之间流过的电流。而镜像电流VDMOS管源漏之间流过的电流要远小于开关VDMOS管源漏之间流过的电流。此时，能够使流经电流采样电阻的电流由通常的安培级(即现有常规方案时相应的电流为安培级)，降低至毫安级，因此，电流采样电阻消耗的功率能够下降，所述驱动电路结构的驱动效率得到提升。

进一步，将高压VDMOS管也集成到所述控制芯片以外的相应芯片上(亦即相应半导体衬底上)，并在高压VDMOS管的漏区和栅极之间，并入一个串联电阻，器件输入端电压(Vin)经过串联电阻分压后，作为启动管栅极端驱动，可省去在所述控制芯片内部制作外围驱动电路，可以减少控制芯片本身的外围器件，降低生产成本。

附图说明

图1是一种现有驱动电路结构的示意图；

图2是另一种现有驱动电路结构的示意图；

图3是本实用新型实施例提供的一种驱动电路结构的示意图；

图4是图3所示驱动电路结构的部分结构对应实物俯视示意图；

图5是本实用新型另一实施例提供的另一种驱动电路结构的示意图；

图6是图5所示驱动电路结构的部分结构对应实物俯视示意图；

图7至图22是本实用新型实施例提供的一种驱动电路结构的制作方法各步骤对应结构示意图。

具体实施方式

先仍然以LED驱动芯片为例，由于目前芯片工艺制程和生产成本等原因，工作电流大于1A以上的LED驱动芯片，通常需要采用外置的VDMOS管，这种结构如图1所示，外置的VDMOS管漏极连接至电压输入端(Vin)，外置的VDMOS管栅极连接至控制芯片的(虚线框表示控制芯片，图2中仅显示控制芯片的部分驱动电路结构)的驱动电路(Driver)，外置的VDMOS管源极连接至过流保护主体电路(图1中所示的OCP)的输入端，此输入端同时与外置的电流采样电阻R0的采样端相连，电流采样电阻R0另一端连接至电压输出端(Vout)。过流保护主体电路的另一个输入端连接至参考电压(Vref)。控制芯片中通常还可以包括逻辑电路(Logic)，连接在驱动电路和过流保护主体电路之间。

图1这种常见驱动电路结构中，相应的外置开关VDMOS管M0通常只起到单一的开关功能，过流保护主体电路直接对外置开关VDMOS管M0输出电流采样，这种驱动电路结构，存在如下明显缺点：

过流保护电路(包括过流保护主体电路OPC和电流采样电阻)的原理是：通过检测外置开关VDMOS管M0输出电流，在电流采样电阻上产生的压降，与控制芯片提供的参考电压进行比较，通过改变开关管导通时间来调节开关管的输出电流，而外置MOS的输出电流通常比较大，达到安培级别。以1A的输出电流和1欧姆的电流采样电阻为例，采样过程中在电流采样电阻上消耗的功率就达到了1瓦，这部分消耗的功率对驱动电路的输出功率是没有贡献的，这部分功率消耗在电流采样电阻上，以发热的形式耗散掉，此部分功率在电路中越小越有利于提升驱动电路的效率；同时，由于集成电路工艺制作电阻的阻值波动较大，对于小规格的电阻，工艺能力无法满足电阻精度，为提高相应驱动电路结构和驱动效率，电流采样电阻R0只能外置，这又增加了生产成本和电路复杂性。

图2显示了现有另一种驱动电路结构，图2除了图1所示的结构之外，还设置了外置的分压电阻电路，此分压电阻电路包括串联在一起的分压电阻R1和分压电阻R2，分压电阻R1的外端连接至电压输入端，分压电阻R2的外端通常接地。而分压电阻R1和分压电阻R2中间的分压端则连接至控制芯片内部高压启动管M1的漏极，而高压启动管M1的源极连接至控制芯片的VDD端，即所述控制芯片的工作电压输入端。

图2这种将高压启动管M1集成在控制芯片内的驱动电路结构，由于高压启动管M1为高压器件，而高压器件制作工艺有别于控制芯片其它低压器件制作工艺，因此，控制芯片必须在采用的低压制作工艺基础上，额外增加相应的高压器件制作工艺，此做法生产成本会相应增加。

为解决上述不足，本实用新型第一种情况下，提供了一种利用镜像电流VDMOS管与开关VDMOS管一同设置在控制芯片以外的驱动电路结构，令电流采样电阻和镜像电流VDMOS管的输出端串联(即镜像电流VDMOS管的源极接入相应过流保护主体电路的采样端)，由于镜像电流VDMOS管的电流可以远小于开关VDMOS管的电流，因此，相应驱动电路结构可以降低过流保护电路的功耗，提升驱动效率。

本实用新型另一种情况下，进一步将高压启动管也设置在控制芯片以外，并与开关VDMOS管和镜像电流VDMOS管集成在一起，从而使得控制芯片内部不必制作高压器件，减少控制芯片的外围器件，简化控制芯片的生产工艺，降低了生产成本。

为更加清楚的表示，下面结合附图对本实用新型做详细的说明。

本实用新型实施例提供一种驱动电路结构，请参考图3。

本实施例中，所述驱动电路结构为LED恒流驱动电路结构，即本实施例以LED恒流驱动电路结构为例进行相应说明。

所述LED恒流驱动电路结构包括控制芯片(未标注，图3中用虚线框表示)和设置在所述控制芯片以外的开关VDMOS管M11。开关VDMOS管M11设置在所述控制芯片以外，即开关VDMOS管M11与所述控制芯片并不制作在同一半导体衬底上。

所述控制芯片内部具有过流保护电路。所述过流保护电路用于对所述控制芯片实现过电流保护。所述控制芯片的过流保护电路内部还具有电流采样电阻R10。需要特别说明的是，本实施例中，过流保护电路包含过流保护主体电路和外设元件两部分。过流保护主体电路如图3中标注为OCP的部分所示，其内部包含逻辑比较电路，外设元件即电流采样电阻R10。可见，本实施例中，整个过流保护电路都集成在所述控制芯片内。

本实施例中，电流采样电阻R10连接在所述过流保护主体电路的其中一个输入端，所述过流保护主体电路的另一个输入端连接参考电压(Vref)。本实施例能够将原本需要设置在所述控制芯片之外的电流采样电阻R10，设置在了控制芯片内部，其原因后续将进一步说明。

本实施例中，过流保护电路利用逻辑比较电路和电流采样电阻R10，并且配合后续的其它驱动电路结构，实现对相应电流的采样分析，实现了驱动效率的提高，后续将进一步说明。

图3还显示了控制芯片具有驱动器(驱动电路，Driver)和逻辑电路(Logic)等结构。

所述驱动电路结构还包括外置于控制芯片的镜像电流VDMOS管M12，镜像电流VDMOS管M12与开关VDMOS管M11集成在同一半导体衬底上，可结合参考后续的图4。

本实施例中，外置开关VDMOS管M11和外置镜像电流VDMOS管M12可以通过各种方式实现与所述控制芯片的电连接。

本实施例中，镜像电流VDMOS管M12的漏极与开关VDMOS管M11的漏极连接至外置电压输入端(Vin)。镜像电流VDMOS管M12的源极连接至电流采样电阻R10的采样端，即电流采样电阻R10和镜像电流VDMOS管M12的输出端串联。镜像电流VDMOS管M12的栅极与开关VDMOS管M11的栅极共同连接至所述控制芯片的驱动器。开关VDMOS管M11的源极连接至控制芯片的电压输出端(Vout)。

请参考图4，图4示出了所述驱动电路结构中，开关VDMOS管M11和镜像电流VDMOS管M12的实物俯视结构，从图4可以看到，VDMOS管和镜像电流VDMOS管M12制作在同一半导体上。图4中，中间大部分区域对应的是开关VDMOS管M11的源区S11，而设置了一小块区域作为镜像电流VDMOS管M12的源区S12。另外，还显示了开关VDMOS管M11的栅极区域G11，对应前面图3所示电路图可知，开关VDMOS管M11的栅极区域G11可以同时作为镜像电流VDMOS管M12的栅极区域，以对应于图3中，VDMOS管的栅极和镜像电流VDMOS管M12的栅极都一同电连接至所述控制芯片的驱动器。

开关VDMOS管M11的漏区和镜像电流VDMOS管的漏区在图4中未显示，但可知，这两个漏区均位于图4所示表面的背面，本实施例中，两个漏区可以连接在一起。

本实施例中，在相应半导体上，开关VDMOS管M11的源区S11面积为镜像电流VDMOS管M12的源区面积S12的100倍以上。

本实施例提供的驱动电路结构(即LED恒流驱动电路结构)中，通过在控制芯片以外的同一个半导体衬底上，设置开关VDMOS管M11和镜像电流VDMOS管M12，并且，是将镜像电流VDMOS管M12的源极(输出端)连接至电流采样电阻R10的采样端(即电流采样电阻R10与镜像电流VDMOS管M12的输出端串联)，而不是将开关VDMOS管M11的源极连接至电流采样电阻R10的采样端。此时，由镜像电流VDMOS管M12和过流保护电路(包括过流保护主体电路和电流采样电阻R10)配合形成的采样电路中，采样分析的，不再是开关VDMOS管M11源漏之间流过的电流，而是镜像电流VDMOS管M12源漏之间流过的电流。而镜像电流VDMOS管M12源漏之间流过的电流要远小于开关VDMOS管M11源漏之间流过的电流。这是因为，如图4中所示，镜像电流VDMOS管M12源区的面积要远小于开关VDMOS管M11源区的面积(电流大小通常与源区面积大小成正比)。此时，能够使流经电流采样电阻R10的电流由通常的安培级(即现有常规方案时相应的电流为安培级)，降低至毫安级，因此，电流采样电阻R10消耗的功率能够下降，所述驱动电路结构的驱动效率得到提升。

根据上述原理的效果可知，本实施例中，镜像电流VDMOS管M12的源区面积和开关VDMOS管M11的源区面积，对于控制驱动效率是有重要影响。本实施例中，当确定相应的需求之后，镜像电流VDMOS管M12的源区面积可以根据标准工艺下单位芯片面积的电流能力精确推算出来。镜像电流VDMOS管M12输出电流与开关VDMOS管M11输出电流的比值，可以根据所述控制芯片提供的参考电压以及电流采样电阻R10的大小进行设定。另外，由于采用了镜像电流VDMOS管M12，流经电流采样电阻R10的电流减小，电流采样电阻R10阻值可适当增大，以适用集成电路工艺制作，这也就是前面提到可以将电流采样电阻R10集成到控制芯片内的原因。而将电流采样电阻R10集成到控制芯片内，既节约了生产成本，也简化了所述控制芯片的外围器件。

在制作工艺上，由于镜像电流VDMOS管M12和开关VDMOS管M11同属于高压器件，且都是VDMOS器件，因此，这两者集成在同一半导体衬底后，可以共用开关VDMOS管M11终端结构，有利于缩小这个半导体芯片的尺寸。并且，由于镜像电流VDMOS管M12和开关VDMOS管M11都是VDMOS结构，因此，无需增加特殊工艺，可以同时制作，节约成本。

在驱动效率方面，前面已经提到，由于采用了镜像电流VDMOS管M12，开关VDMOS管M11输出的电流不再直接流过电流采样电阻R10，流经电流采样电阻R10的，是镜像电流VDMOS管M12的输出电流，因此，可以通过进一步降低镜像电流VDMOS管M12的输出电流与开关VDMOS管M11的输出的电流的比值，而进一步降低采样过程中的功耗，提高驱动效率。例如，在其它实施例中，可以进一步控制镜像电流VDMOS管M12输出电流与开关VDMOS管M11电流镜像之比为1:200以下，即通常对应的是，开关VDMOS管M11的源区S11面积为镜像电流VDMOS管M12的源区面积S12的200倍以上。

综上可知，本实施例提供的驱动电路结构具有结构简单、器件少、芯片尺寸小、功耗小和驱动效率高等特点。

本实用新型另一实施例提供另一种驱动电路结构，请参考图5。

本实施例中，所述驱动电路结构同样为LED恒流驱动电路结构，即本实施例同样以LED恒流驱动电路结构为例进行相应说明。其它实施例中，所述驱动电路结构也可以是其它驱动电路结构。

所述LED恒流驱动电路结构包括控制芯片(未标注，图5中用虚线框表示)和设置在所述控制芯片以外的开关VDMOS管M21。开关VDMOS管M21设置在所述控制芯片以外，即开关VDMOS管M21与所述控制芯片并不制作在同一半导体衬底上。

所述控制芯片内部具有过流保护电路(未标注)。所述过流保护电路还具有电流采样电阻R20。需要特别说明的是，本实施例中，过流保护电路包含过流保护主体电路和外设元件两部分。过流保护主体电路如图5中标注为OCP的部分所示，其内部包含逻辑比较电路。外设元件即电流采样电阻R20，可见，本实施例中，整个过流保护电路都集成在所述控制芯片内。

本实施例中，电流采样电阻R20连接在所述过流保护主体电路的其中一个输入端，所述过流保护主体电路的另一个输入端连接参考电压(Vref)。所述控制芯片还具有驱动器(驱动电路，Driver)和逻辑电路(Logic)等结构。

所述驱动电路结构还包括设置在所述控制芯片以外的镜像电流VDMOS管M22，镜像电流VDMOS管M22与开关VDMOS管M21集成在同一半导体衬底上，可结合参考后续的图6。

所述驱动电路结构还包括设置在所述控制芯片以外的高压VDMOS管M23，高压VDMOS管M23与开关VDMOS管M21集成在同一个半导体衬底上。此时，镜像电流VDMOS管M22、开关VDMOS管M21和高压VDMOS管M23集成在同一半导体衬底上，可结合参考后续的图6。

本实施例中，高压是指高压VDMOS管M23工作在85V～265V的交流电(AC)输入电压。

请继续参考图5，镜像电流VDMOS管M22的漏极与开关VDMOS管M21的漏极连接至外置电压输入端(Vin)。镜像电流VDMOS管M22的源极连接至电流采样电阻R20的采样端，即电流采样电阻R20和镜像电流VDMOS管M22的输出端串联。镜像电流VDMOS管M22的栅极与开关VDMOS管M21的栅极共同连接至所述控制芯片的驱动器。开关VDMOS管M21的源极连接至控制芯片的电压输出端(Vout)。

继续参考图5，高压VDMOS管M23的漏极与镜像电流VDMOS管M22的漏极连接至外置电压输入端(Vin)，即此时，所述镜像电流VDMOS管M22的漏极、开关VDMOS管M21的漏极和高压VDMOS管M23的漏极均连接至外置电压输入端。高压VDMOS管M23的漏极和源极之间具有串联电阻R21。高压VDMOS管M23的源极连接至所述控制芯片的电源电压(VDD)。

请参考图6，图6示出了所述驱动电路结构中，开关VDMOS管M21、镜像电流VDMOS管M22和高压VDMOS管M23的实物俯视结构，从图6可以看到，VDMOS管、镜像电流VDMOS管M22和高压VDMOS管M23制作在同一半导体上。

图6中，中间大部分区域对应的是开关VDMOS管M21的源区S21，而设置了一小块区域作为镜像电流VDMOS管M22的源区S22，另一小块区域作为高压VDMOS管M23的源区S23。图6还显示了开关VDMOS管M21的栅极区域G21，对应前面图5所示电路图可知，开关VDMOS管M21的栅极区域G21可以同时作为镜像电流VDMOS管M22的栅极区域，以对应于图5中，VDMOS管的栅极和镜像电流VDMOS管M22的栅极都一同电连接至所述控制芯片的驱动器。图6还显示了高压VDMOS管M23的栅极区域G23。本实施例中，进一步将高压VDMOS管M23的栅极区域G23设置为位于高压VDMOS管M23的源区S23内的一块区域。

需要说明的是，开关VDMOS管M21的漏区、镜像电流VDMOS管M22的漏区和高压VDMOS管M23的漏区在图6中未显示，但可知，这三个漏区均位于图6所示表面的背面，本实施例中，三个漏区可以连接在一起。

本实施例提供的驱动电路结构中，将LED恒流驱动电路结构中的高压启动晶体管(即高压VDMOS管M23)也集成到所述控制芯片以外的相应芯片上(亦即相应半导体衬底上)，并在高压VDMOS管M23的漏区和栅极之间，并入一个串联电阻R21(串联电阻R21可以为多晶硅电阻，后续制作方法中进将一步说明)，器件的输入端电压(Vin端连接电压)在经过串联电阻R21分压后，作为高压VDMOS管M23(高压启动管)栅极端驱动，可省去在所述控制芯片内部制作外围驱动电路，可以减少控制芯片本身的外围器件，降低生产成本。

也就是说，为了进一步减少控制芯片本身的外围器件，降低生产成本，本实施例通过在制作有开关VDMOS管M21和镜像电流VDMOS管M22的半导体衬底上，同时制作有高压VDMOS管M23，并且在高压VDMOS管M23的漏区和栅极之间，设置串联电阻R21，从而可以在实现输出功率根据芯片功耗大小设定的情况下，进一步减小控制芯片本身的尺寸，进一步降低工艺难度，减小工艺成本。

更多有关本实施例相应结构的性质、优点和变化例，请参考前述实施例相应内容。

本实用新型另一实施例提供一种驱动电路结构的制作方法，请结合参考图7至图22。

需要说明的是，为了更清楚地显示，图7至图22中，相应的结构仅进行一次标注。

请参考图7，在外延层301表面上生长氧化层302，外延层301形成在半导体衬底300表面。

氧化层302的厚度可以约为8000埃～10000埃。器件(后续提到的开关VDMOS管等)击穿电压是氧化层302厚度的重要参考依据，氧化层302过薄会造成击穿电压偏低，氧化层302过厚会增加工艺难度。

请参考图8，对氧化层302进行刻蚀，形成环注入口3031。形成环注入口3031的同时，氧化层302成为剩余氧化层303。

对氧化层进行刻蚀包括前面的光刻等公知步骤，在此不再赘述。形成环注入口3031是为了后续对需要形成环的区域进行离子注入。

请参考图9，以具有环注入口3031的剩余氧化层303为掩膜，进行环注入。

环注入的注入条件可以包括：可以采用硼离子注入，注入能量可以为60KeV，注入剂量可以为1.8E13atom/cm²，注入倾角可以为0°。

请结合参考图9，对图8中具有环注入口3031的剩余氧化层303进行再氧化，形成图9所示再氧化层304。再氧化层304形成过程同时也对应于环注入的激活过程，从而形成相应的场限环。注入之后的激活条件(再氧化条件)可以为：可以在1050℃生长约13500埃的再氧化层304，并在1180℃条件下进行300分钟的氮气气氛退火。

请参考图10，对再氧化层304进行刻蚀，形成第一开口3061和第二开口(未示出)。其中，在形成第一开口3061和所述第二开口时，还形成第三开口3063。其它实施例中，可以不形成第三开口3063。形成各开口之后，再氧化层304成为剩余再氧化层306。

本步骤中，形成各开口，目的是为了定义相应的有源区。并且，本步骤还可以在开口底部的外延层302表面生长一层约500埃厚度的氧化层(未示出)，为后续JFET注入做准备。

请参考图11，以具有第一开口3061、所述第二开口和第三开口3063的剩余再氧化层306为掩膜，进行JFET注入，形成第一JFET区3071、第二JFET区(未示出)和第三JFET区3073。前面已经提到，可以不形成第三开口3063，由此可知，相应的，其它实施例中，可以不必形成第三JFET区3073。

此外，本步骤还形成了第四JFET区3074。上述各JFET区为N阱区。

本步骤中，JFET注入的条件可以为：可以采用磷离子，注入能量可以为100keV,注入剂量可以为2.0E12atom/cm²，注入倾角可以为0°。

在JFET注入后，通常还包括JFET退火，其条件可以为：可以在1150℃条件下，退火180分钟，退火过程中加入的气体可以是氮气和氧气。

请参考图12，在半导体衬底300正面上(具体是在半导体衬底300正面的外延层301上)形成开关VDMOS管的第一栅氧化层(未标注)和镜像电流VDMOS管的第二栅氧化层(未示出)。在形成所述第一栅氧化层和所述第二栅氧化层时，同时形成高压VDMOS管的第三栅氧化层(未标注)。具体的，本实施例在第一JFET区3071表面形成第一栅氧化层，在所述第二JFET区表面形成第二栅氧化层(如前所述，相应结构未示出)，在第三JFET区3073表面形成第三栅氧化层。与前面第三开口3063和第三JFET区3073相同的，其它实施例中，可以不必形成第三栅氧化层。

需要说明的是，由于各栅氧化层厚度均较小(在图12中显示为位于各JFET区上的很薄的一层结构)，例如可以为1000埃，因此，图12中未对它们进行标注。

请结合参考图12和图13，在所述第一栅氧化层上形成开关VDMOS管的第一栅层3091。在所述第二栅氧化层上形成镜像电流VDMOS管的第二栅层(未示出)。在形成第一栅层3091和第二栅层时，同时形成高压VDMOS管的第三栅层3093，第三栅层3093形成在所述第三栅氧化层上。

各栅层的形成过程包括：在形成各栅氧化层之后，在各结构表面上形成栅材料层308，如图12所示，然后对所述栅材料层308进行刻蚀，形成第一栅层3091、所述第二栅层(如前所述，未示出)和第三栅层3093，如图13所示。需要说明的是，在形成各栅层之后，各栅氧化层除了位于栅层下方的部分外，还有一部分暴露出来。如图13中所示，各栅氧化层厚度均较小，在图13中仍显示为位于各JFET区上的很薄的一层结构，但这部分结构有些位置未被栅层覆盖，是暴露出来的。

本实施例中，所述栅材料层308可以为多晶硅层，其厚度可以为6000埃。多晶硅可以进行相应的掺杂。

需要说明的是，本说明书中，栅层与栅极是对应的，只是在电路中通常称为栅极，在制作结构中，称为栅层。源极与源区，以及漏极与漏区，也是这种关系。

需要说明的是，本实施例还在形成第三栅层3093时，同时形成位于第三栅层3093和第三漏区之间串联电阻3094。其中，第三栅层3093和串联电阻3094是直接连接在一起的，因此，本质上，它们是同一个物理层结构，但是，由于它们所处的位置不同(导致相应的作用不同)，因此，区分为不同的结构，本实施例在图中两者的界限并不明显划分，但本领域技术人员知道，层叠于第三栅氧化层上的部分为相应的第三栅层3093，其它部分则作为串联电阻3094。

请参考图14，对所形成的各栅层进行退火。退火条件可以为：在1000℃下，退火60分钟，退火气氛可以为氧气。退火过程同时使得相应的各JFET区的范围扩大，第一JFET区3071成为阱区3101、第三JFET区3073成为阱区3103，第四JFET区3074成为阱区3104。

需要特别说明的是，为使得后续相应结构的显示更加清楚，图14的各阱区，在图15开始后均不再显示。

请参考图15和图16，采用第一掩模版(未示出)，形成第一掩膜层311，以第一掩膜层311为掩模，进行P阱注入，形成开关VDMOS管的第一P阱3121和镜像电流VDMOS管的第二P阱(未示出)。在形成第一P阱3121和所述第二P阱时，同时形成高压VDMOS管的第三P阱3123。其中，图15显示的注入区(均未标注)是未进行退火前的区域，而退火后的区域如图16所示。

本步骤中，首次使用所述第一掩模版，其目的包括：利用第一掩模版形成相应的第一掩膜层311作屏蔽，避免多晶电阻注入P型杂质，确保多晶电阻值与设置值一致；利用第一掩膜层311作屏蔽，确保高压VDMOS管驱动输入点无P型杂质注入，从而避免产生寄生晶体管。

本实施例中，第一掩膜层311可以为光阻层(Photoresist)。

本实施例中，P阱的注入条件可以为：采用硼离子注入，注入能量可以为80KeV，注入剂量可以为6.0E13atom/cm²，注入倾角可以为0°。

本实施例中，P阱退火的条件可以为：在1150℃下，退火120分钟，采用的退火气体可以为氮气或氧气。

请参考图17，在第一P阱3121和所述第二P阱中进行N注入，形成开关VDMOS管的第一源区3131和镜像电流VDMOS管的第二源区(未示出)。在形成第一源区3131和第二源区时，同时形成高压VDMOS管的第三源区3133。与此同时，还在前述第四JFET区3074中形成了N型注入区3134。

本实施例中，设置第一源区3131(部分示出)的面积是第二源区(未示出)面积的100倍以上，相应原因，可参考本说明书前述各驱动电路结构实施例相应内容。在具体实现第一源区3131(部分示出)的面积是第二源区(未示出)面积的100倍以上时，如图17所示，第一源区3131通常采用多元胞(每个黑色部分为一个元胞)并联结构，图17中仅显示了其中四个作为代表。需要说明的是，形成这些相互独立的元胞过程中，通常还包括形成相应的注入阻挡结构(例如可能采用相应的光刻胶块作为阻挡结构，形成在第一P阱3121上方，具体在第一P阱3121表面暴露的栅氧化层上方)。

本实用新型中，第三源区3133同样具有相应的元胞结构(在形成元胞结构时，可样可以采用相应的光刻胶块作为阻挡结构，形成在第三P阱3123上方，具体在第三P阱3123表面暴露的第三栅氧化层上方)。

而本实用新型未显示的第二源区的元胞结构与第一源区3131的元胞结构一致，只存在源区面积大小差异(并联元胞数量差异)。

请参考图18，形成侧墙材料层314，侧墙材料层314覆盖前述步骤形成的结构。

请参考图19，再次采用上述第一掩模版(同样未示出)，形成第二掩膜层315，以第二掩膜层315为掩模，进行P型重掺杂注入，形成开关VDMOS管的第一P型重掺杂区3161和镜像电流VDMOS管的第二P重掺杂区(未示出)。在形成第一P型重掺杂区3161和所述第二P重掺杂区时，同时形成高压VDMOS管的第三P重掺杂区3163。

本步骤中，再次使用第一掩模版，目的是：1.利用第一掩模版形成第二掩膜层315作屏蔽，避免多晶电阻注入P型杂质，确保多晶电阻值与设置值一致；2.利用第一掩模版形成第二掩膜层315作屏蔽，确保高压VDMOS管(或称高压启动管)的驱动输入点无P型杂质注入，避免产生寄生晶体管。

P型重掺杂的注入(掺杂)条件可以为：采用硼离子，注入能量可以为120KeV，注入剂量可以为3.0E15atom/cm²，注入倾角可以为0°。

请参考图20，形成绝缘填充层317。

本实施例中，绝缘填充层317可以通过硼磷硅玻璃(BPSG)沉积和致密化步骤形成。在沉积步骤中，所沉积的材料厚度可以为约10000埃，可根据前层次形成的图形台阶高度适当调整厚度。在致密化步骤中，相应的条件可以为：在950℃下，致密化处理30分钟，相应的处理气氛可以为氧气。

请参考图21，形成第一通孔3191和第二通孔(未示出)。在形成第一通孔3191和所述第二通孔时，还形成第三通孔3193。此外，本实施例还形成栅极通孔3203，栅极通孔3203用于后续填充的金属与第三栅层3093连接；本实施例还形成电阻通孔3204和通孔3205，电阻通孔3204用于后续填充的金属与串联电阻3094连接，通孔3205用于使串联电阻3094与N型注入区3134连接，并通过N型注入区3134连接至相应的漏区。在形成上述各孔结构之后，绝缘填充层317成为剩余的绝缘填充层318。

需要说明的是，图中虽未显示，但是，本实施例将相应的所述第二源区连接至控制芯片的过流保护电路。具体可以参考本说明书前述各驱动电路结构实施例相应内容。

请参考图22，形成金属互连结构填充上述各通孔。具体的，第一金属互连结构3211连接各第一通孔3191，从而使第一金属互连结构3211连接开关VDMOS管的第一源区3131。第二金属互连结构(未示出)填充所述第二通孔，从而使得所述第二金属互连结构连接镜像电流VDMOS管的所述第二源区。第三金属互连结构3213填充第三通孔3193，从而使得第三金属互连结构3213连接高压VDMOS管的第三源区3133。

在半导体衬底300背面形成开关VDMOS管的第一漏区(未区别示出)和镜像电流VDMOS管的第二漏区(未区别示出)。在半导体衬底300背面形成第一漏区和第二漏区时，同时形成高压VDMOS管的第三漏区(未区别示出)。

此外，还在半导体衬底300背面进行金属化，形成金属层324，金属层324使得背面的各个漏区连接在一起(第一漏区、第二漏区和第三漏区连接在一起，可以结合参考图5相应内容)。

本实施例所提供的驱动电路结构的制作方法中，由于制作的各结构都是VDMOS管，因此，它们集成在同一半导体衬底上制作，可以共用相应的终端结构，有利于使制作后整个半导体芯片的尺寸减小。同时，整个制造工艺基本无需增加特殊工艺，可以同时制作，节约成本。

另外，通过重复使用第一掩模版，可以减少掩模版的所需数量，从而再次简化工艺，降低工艺成本。

虽然本实用新型披露如上，但本实用新型并非限定于此。任何本领域技术人员，在不脱离本实用新型的精神和范围内，均可作各种更动与修改，因此本实用新型的保护范围应当以权利要求所限定的范围为准。