一种适用于12位流水线ADC中的新型运算放大电路的制作方法

本实用新型涉及一种适用于12位流水线ADC(Analog-to-Digital Converter,模数转换器)中的新型运算放大电路。属于模拟集成电路设计与集成系统领域。

背景技术：

流水线ADC在分辨率6位到12位之间可以提供很高的采样速率，因此在市场的推动下，广泛应用于移动通讯系统，便携式设备及测试设备等领域。流水线ADC设计的主要趋势是降低功耗和减小芯片面积，而运算放大器作为流水线ADC的重要组成模块，要求运算放大器具有低噪声，低功耗等性能的同时还要保持线性度等特性，运算放大器的性能在一定程度上决定了流水线ADC的性能，因此运算放大器的设计是极为重要的。

技术实现要素：

本实用新型的目的在于针对流水线ADC中的运算放大电路设计，在保证流水线ADC 稳定性能的同时降低流水线ADC的功耗，减小芯片面积，减小噪声。因此，提供了一种通过开关控制工作的全对称的新型运算放大电路。

本实用新型的上述目的主要是通过以下的方案实现的：

一种12位流水线ADC的基本框架如图1所示，其特征在于：包括流水线级电路(101)，第一级流水线内部电路(102)，延迟和校准电路(103)，新型运算放大电路(104)，其中：

流水线级电路(101)：由五个流水线ADC电路级联构成，第一级3.5位的流水线ADC电路采用了无采样保持SHA_Less的电路结构，相比于有采样保持SHA的电路结构，在实现相同性能的同时，功耗降低了20％左右，并且消除了后者因自身结构所引入的噪声等非线性因素影响。第二、三、四级1.5位电路采用运放共享结构，可以在提高速度的同时，降低了功耗。最后再级联一个3位的快闪Flash型ADC电路，每一级的输出都连接下一级的输入；第一级流水线内部电路(102):即为SHA_Less电路的框架图，输入信号vin1直接接入子级 ADC电路和加法电路中，子级ADC电路将输入的模拟信号转化为数字信号Dout并接入下面的延迟和校准电路(103)中，同时子级ADC电路的输出也连接在子级DAC电路的输入，子级DAC电路将接入的数字信号Dout再次转化为模拟信号vdac，再与之前的输入信号vin1相减，得到的余量再通过放大器放大得到vout,最后再接入到下一级的电路中，作为下一级的输入vin2继续执行同样的工作；

延迟和校准电路(103):将前级输出的错误编码通过数字纠错算法进行校准，最后得到校准后的位数就是整个流水线ADC的12位精度；

新型运算放大电路(104)：将输入信号vin1与模拟量vdac相减后的余量进行放大，得到的输出电压vout作为下一级的输入vin2送入下一流水线级。

上述所提到的新型运算放大电路(104)采用互相耦合的电容结构，可以减小电容尺寸，从而减小芯片面积，利用电容逐渐衰退的特性，减小了运放电路非线性的失真，从而达到增大功率的作用，也能提供一定的共模抑制能力。

上述所提到的新型运算放大电路(104)采用互相耦合的电阻负载结构，在保证电路对称性的同时使放大器在差动模式下的输出阻抗远远高于共模模式下的输出阻抗，具有很高的共模抑制比CMRR和电源抑制比PSRR,从而达到减小噪声的作用。

上述所提到的新型运算放大电路(104)如图2所示，包括PMOS管M1,PMOS管 M2,PMOS管M3，PMOS管M4,NMOS管M5,NMOS管M6,NMOS管M7,NMOS管M8，耦合电容Cin1，耦合电容Cin2,负载电容CL1,负载电容CL2,电流源Ib，输入电压Vin+,输入电压Vin-,共模电压Vcm，输出电压Vo+，输出电压Vo-，第一开关s1,第二开关s2,第三开关 s3,第四开关s4,第五开关s5,第六开关s6,第七开关s7,第八开关s8,第九开关s9,第十开关s10, 第十一开关s11以及第十二开关s12。

上述所提到的新型运算放大电路(104)包括两个时钟相分别控制两个工作状态，时钟相Φ1和时钟相Φ2，其中，时钟相Φ1控制开关s1到开关s6闭合，开关s7到开关s12断开；时钟相Φ2控制开关s1到开关s6断开，开关s7到开关s12闭合。

其中，时钟相Φ1时，如图3所示，包括PMOS管M1,PMOS管M2，两个耦合电容Cin1和 Cin2，两个负载电容CL1和CL2，共模电压Vcm，其中，PMOS管M1的栅极与PMOS管 M2的栅极,漏极以及电流源Ib的一端相连，源极连VDD，漏极分别连在两个耦合电容Cin1 和Cin2的上极板上，两个耦合电容Cin1和Cin2的下极板都连地，PMOS管M2的源极与 VDD相连，两个负载电容CL1和CL2的上极板分别与共模电压Vcm相连，下极板连地，电流源的另一端连地；时钟相Φ2时，如图4所示，包括PMOS管M3，PMOS管 M4,NMOS管M5,NMOS管M6,NMOS管M7,NMOS管M8，耦合电容Cin1，耦合电容Cin2, 负载电容CL1,负载电容CL2，输入电压Vin+,输入电压Vin-,输出电压Vo+，输出电压Vo-，其中，PMOS管M3的栅极与Vin+相连，源极与耦合电容Cin2的上极板相连，漏极分别与负载电容CL1的上极板，输出电压Vo-,NMOS管M7的漏极和栅极，NMOS管M5的漏极以及NMOS管M6的栅极相连，PMOS管M4的栅极与输出电压Vin-相连，源极与耦合电容Cin1的上极板相连，漏极分别与负载电容CL2的上极板，输出电压Vo+,NMOS管M8的漏极和栅极，NMOS管M6的漏极以及NMOS管M5的栅极相连，耦合电容Cin1的下极板分别与NMOS管M7,NMOS管M5的源极相连，耦合电容Cin2的下极板分别与NMOS管 M6,NMOS管M8的源极相连。

与现有技术相比，本实用新型的技术方案具有以下有益效果：

本次实用新型主要从增大运算放大器的工作效率，减小芯片面积，降低噪声等方面研究，针对工作效率，采用开关控制电路工作结构，运算放大器不工作时可以先充电，工作时电容直接对运算放大器供电，提高了工作速度，同时利用电容的衰减特性来减小运放的非线性引起的失真，进而提高工作效率，采用的互相耦合电容结构可以减少芯片的面积，同时针对噪声方面，采用的互相耦合电阻负载结构，可以大幅度增大输出阻抗的同时增大共模抑制比和电源抑制比，从而减小噪声。

附图说明

图1为本实用新型提出的一种12位流水线ADC的框架图；

图2为本实用新型一种适用于12位流水线ADC的新型运算放大电路(104)结构示意图；

图3为本实用新型一种适用于12位流水线ADC的新型运算放大电路(104)在时钟相Φ1 时的结构示意图；

图4为本实用新型一种适用于12位流水线ADC的新型运算放大电路(104)在时钟相Φ2 时的结构示意图；

具体实施方式

为了进一步的介绍本实用新型的具体内容，电路的结构特性，以及电路不同时钟相的工作状态，具体结合附图对本实用新型进行详述。

本实用新型提供了一种12位流水线ADC的框架图，如图1所示，包括了流水线级电路 (101)，第一级流水线内部电路(102)，延迟和校准电路(103)，新型运算放大电路 (104)，这里为了实现减小芯片面积，降低功耗，提高工效，降低噪声等目的，提出了一种新型运算放大电路(104)，如图2所示，包括PMOS管M1,PMOS管M2,PMOS管M3， PMOS管M4,NMOS管M5,NMOS管M6,NMOS管M7,NMOS管M8，耦合电容Cin1，耦合电容Cin2,负载电容CL1,负载电容CL2,电流源Ib，输入电压Vin+,输入电压Vin-,共模电压 Vcm，输出电压Vo+，输出电压Vo-，第一开关s1,第二开关s2,第三开关s3,第四开关s4,第五开关s5,第六开关s6,第七开关s7,第八开关s8,第九开关s9,第十开关s10,第十一开关s11以及第十二开关s12。

如图2所示，新型运算放大电路(104)采用互相耦合电容电路结构的同时采用互相耦合的电阻做负载的电路结构。其中互相耦合的电容结构可以减小电容尺寸，从而减小芯片面积，利用电容逐渐衰退的特性，减小了运放电路非线性的失真，从而达到增大功率的作用，也能提供一定的共模抑制能力；互相耦合的电阻负载结构在保证电路对称性的同时使放大器在差动模式下的输出阻抗远远高于共模模式下的输出阻抗，大幅度增大了共模抑制能力和电源抑制能力,从而达到减小噪声的作用。

新型运算放大电路(104)有两个状态，充电状态和工作状态，其中，充电状态对应时钟相Φ1，时钟相Φ1控制开关s1到开关s6闭合，开关s7到开关s12断开，如图3为所示，包括PMOS管M1,PMOS管M2，两个耦合电容Cin1和Cin2，两个负载电容CL1和 CL2，共模电压Vcm，其中，PMOS管M1的栅极与PMOS管M2的栅极,漏极以及电流源 Ib的一端相连，源极连VDD，漏极分别连在两个耦合电容Cin1和Cin2的上极板上，两个耦合电容Cin1和Cin2的下极板都连地，PMOS管M2的源极与VDD相连，两个负载电容 CL1和CL2的上极板分别与共模电压Vcm相连，下极板连地，电流源的另一端连地；工作状态对应时钟相Φ2，时钟相Φ2控制开关s1到开关s6断开，开关s7到开关s12闭合，如图4所示，包括PMOS管M3，PMOS管M4,NMOS管M5,NMOS管M6,NMOS管 M7,NMOS管M8，耦合电容Cin1，耦合电容Cin2,负载电容CL1,负载电容CL2，输入电压 Vin+,输入电压Vin-,输出电压Vo+，输出电压Vo-，其中，PMOS管M3的栅极与Vin+相连，源极与耦合电容Cin2的上极板相连，漏极分别与负载电容CL1的上极板，输出电压 Vo-,NMOS管M7的漏极和栅极，NMOS管M5的漏极以及NMOS管M6的栅极相连， PMOS管M4的栅极与输出电压Vin-相连，源极与耦合电容Cin1的上极板相连，漏极分别与负载电容CL2的上极板，输出电压Vo+,NMOS管M8的漏极和栅极，NMOS管M6的漏极以及NMOS管M5的栅极相连，耦合电容Cin1的下极板分别与NMOS管M7,NMOS管 M5的源极相连，耦合电容Cin2的下极板分别与NMOS管M6,NMOS管M8的源极相连。综上所述为本实用新型的具体实施方案，本实用新型的原理已叙述在以上的说明之中。本实用新型的保护范围不仅仅局限于此。本专业领域的任何设计人员在本实用新型的披露范围内做出的简单的结构变化，均属于本次实用新型之内。因此，本实用新型的保护范围应以权利要求书的范围为准。