基于低压器件的高压高速IO电路的制作方法

本发明涉及io电路技术领域，特别是涉及一种基于低压器件的高压高速io电路。

背景技术：

io电路普遍存在于数模混合芯片、mcu、soc等系统，大多数系统的io驱动电路采用较高的电路电源电压而非数字逻辑标准单元电压，因此无法直接使用数字逻辑标准单元的低压器件，而需要使用高压器件完成io电路的设计。然而大多工艺中高压器件面积比同等驱动能力的低压器件面积大很多，不仅增加了芯片成本而且增大了驱动电路的寄生，从而限制了io电路的速度；甚至有许多工艺没有相应电压的高压器件从而限制了io电路的性能和应用。

因此，针对上述技术问题，有必要提供一种基于低压器件的高压高速io电路。

技术实现要素：

有鉴于此，本发明的目的在于提供一种基于低压器件的高压高速io电路。

为了实现上述目的，本发明一实施例提供的技术方案如下：

一种基于低压器件的高压高速io电路，所述io电路包括：

第一pmos管和第二pmos管，串联设置于电路电源电压vcc和io接口之间，第一pmos管用于控制电路电源电压vcc到io接口之间通路的打开和关断，第二pmos管用于对第一pmos管进行电压过载保护；

第一nmos管和第二nmos管，串联设置于第二pmos管和电路地电位vss之间，其中，第一nmos管和电路地电位vss相连，第二nmos管和第二pmos管相连，第一nmos管用于接收第一低压差分输入信号in-，第二nmos管用于对第一nmos管进行电压过载保护；

第三nmos管和第四nmos管，串联设置于第一pmos管和电路地电位vss之间，其中，第三nmos管和电路地电位vss相连，第四nmos管和第一pmos管相连，第三nmos管用于接收第二低压差分输入信号in+，第四nmos管用于对第三nmos管进行电压过载保护。

作为本发明的进一步改进，所述第二nmos管和第四nmos管的器件电源电压为vdd；

当第二低压差分输入信号in+为vss并且第一低压差分输入信号in-为vdd时，第一pmos管截止，io接口输出电压为vss；

当第二低压差分输入信号in+为vdd并且第一低压差分输入信号in-为vss时，第一pmos管导通，io接口输出电压为vcc。

作为本发明的进一步改进，所述第一pmos管的栅极与第四nmos管相连，源极与电路电源电压vcc相连，漏极与第二pmos管相连，第二pmos管的栅极与电路地电位vss相连，源极与第一pmos管相连，漏极与和io接口相连。

作为本发明的进一步改进，所述第一pmos管和第二pmos管的井电位分别于电路电源电压vcc相连。

作为本发明的进一步改进，所述第一nmos管的栅极用于接收第一低压差分输入信号in-，源极与电路地电位vss相连，漏极与第二nmos管相连；所述第二nmos管的栅极与器件电源电压vdd相连，源极与第一nmos管的漏极相连，漏极与第二pmos管的漏极相连；所述第三nmos管的栅极用于接收第二低压差分输入信号in+，源极与电路地电位vss相连，漏极与第四nmos管相连；所述第四nmos管的栅极与器件电源电压vdd相连，源极与第三nmos管的漏极相连，漏极与第一pmos管的栅极相连。

作为本发明的进一步改进，所述第一nmos管、第二nmos管、第三nmos管及第四nmos管的井电位分别于电路地电位vss相连。

作为本发明的进一步改进，所述第一pmos管的源极和栅极之间并联设有第一电阻r1，第一pmos管的栅极和第四nmos管的漏极之间设有第二电阻r2，第一电阻r1和第二电阻r2用于对电路电源电压vcc进行分压，以对第一pmos管进行电压过载保护。

作为本发明的进一步改进，所述第一pmos管的栅极电压大于或等于电路电源电压vcc与器件电源电压vdd之差。

作为本发明的进一步改进，所述第二pmos管的源极和栅极之间并联设有第三电阻r3，第二pmos管的栅极和第二nmos管的漏极之间设有第四电阻r4，第三电阻r3和第四电阻r4用于对电路电源电压vcc进行分压，以对第一pmos管进行电压过载保护。

作为本发明的进一步改进，所述第二pmos管的栅极电压大于或等于电路电源电压vcc与器件电源电压vdd之差。

本发明的有益效果是：

io电路结构简单，仅使用数字逻辑标准单元低压器件和电阻，易于集成；

具有灵活适应性，适用于各种工艺，通过调节电阻比例可适应大部分io电压范围；

自我静电防护，io电路结构不会破坏静电防护功能，可实现驱动级的自我静电防护。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明一具体实施例中基于低压器件的高压高速io电路的原理图。

具体实施方式

为了使本技术领域的人员更好地理解本发明中的技术方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

本发明使用低压器件构成的高压高速io电路，包括若干nmos管、若干pmos管，优选地，还包括若干用于对pmos管进行分压的电阻r。

参图1所示，本发明的一具体实施例中基于低压器件的高压高速io电路包括两个pmos管及四个nmos管，pmos管包括第一pmos管(pm1)和第二pmos管(pm2)，nmos管包括第一nmos管(nm1)和第二nmos管(nm1)、第三nmos管(nm3)和第四nmos管(nm4)。

具体地，本实施例中的高压高速io电路包括：

第一pmos管(pm1)和第二pmos管(pm2)，串联设置于电路电源电压vcc和io接口之间，第一pmos管(pm1)用于控制电路电源电压vcc到io接口之间通路的打开和关断，第二pmos管(pm2)用于对第一pmos管(pm1)进行电压过载保护；

第一nmos管(nm1)和第二nmos管(nm2)，串联设置于第二pmos管(pm2)和电路地电位vss之间，其中，第一nmos管(nm1)和电路地电位vss相连，第二nmos管(nm2)和第二pmos管(pm2)相连，第一nmos管(nm1)用于接收第一低压差分输入信号in-，第二nmos管(nm2)用于对第一nmos管(nm1)进行电压过载保护；

第三nmos管(nm3)和第四nmos管(nm4)，串联设置于第一pmos管(pm1)和电路地电位vss之间，其中，第三nmos管(nm3)和电路地电位vss相连，第四nmos管(nm4)和第一pmos管(pm1)相连，第三nmos管(nm3)用于接收第二低压差分输入信号in+，第四nmos管(nm4)用于对第三nmos管(nm3)进行电压过载保护。

本实施例中第二nmos管(nm2)和第四nmos管(nm4)的器件电源电压为vdd；

当第二低压差分输入信号in+为vss并且第一低压差分输入信号in-为vdd时，第一pmos管(pm1)截止，io接口输出电压为vss；

当第二低压差分输入信号in+为vdd并且第一低压差分输入信号in-为vss时，第一pmos管(pm1)导通，io接口输出电压为vcc。

本实施例中各器件的连接方式具体为：

第一pmos管(pm1)的栅极与第四nmos管(nm4)相连，源极与电路电源电压vcc相连，漏极与第二pmos管(pm2)相连，第二pmos管(pm2)的栅极与电路地电位vss相连，源极与第一pmos管(pm1)相连，漏极与和io接口相连；

第一nmos管(nm1)的栅极用于接收第一低压差分输入信号in-，源极与电路地电位vss相连，漏极与第二nmos管(nm2)相连；第二nmos管(nm2)的栅极与器件电源电压vdd相连，源极与第一nmos管(nm1)的漏极相连，漏极与第二pmos管(pm2)的漏极相连；

第三nmos管(nm3)的栅极用于接收第二低压差分输入信号in+，源极与电路地电位vss相连，漏极与第四nmos管(nm4)相连；第四nmos管(nm4)的栅极与器件电源电压vdd相连，源极与第三nmos管(nm3)的漏极相连，漏极与第一pmos管(pm1)的栅极相连。

优选地，第一pmos管(pm1)和第二pmos管(pm2)的井电位分别于电路电源电压vcc相连；第一nmos管(nm1)、第二nmos管(nm2)、第三nmos管(nm3)及第四nmos管(nm4)的井电位分别于电路地电位vss相连。

优选地，在本实施例中还包括若干用于对pmos管进行分压的电阻r，包括：

第一pmos管(pm1)的源极和栅极之间并联设有第一电阻r1，第一pmos管(pm1)的栅极和第四nmos管(nm4)的漏极之间设有第二电阻r2，第一电阻r1和第二电阻r2用于对电路电源电压vcc进行分压，以对第一pmos管(pm1)进行电压过载保护；

第二pmos管(pm2)的源极和栅极之间并联设有第三电阻r3，第二pmos管(pm2)的栅极和第二nmos管(nm2)的漏极之间设有第四电阻r4，第三电阻r3和第四电阻r4用于对电路电源电压vcc进行分压，以对第一pmos管(pm1)进行电压过载保护。

由于本实施例中第三nmos管(nm3)和第四nmos管(nm4)的导通电阻远远小于第二电阻r2的阻值，因此可以忽略其对分压结果的影响。

本实施例中各mos管进行电压过载保护体现为：

第二nmos管(nm2)用于避免第一nmos管(nm1)电压过载，使a点电压不会超过vdd；

第四nmos管(nm4)用于避免第三nmos管(nm3)电压过载，使b点电压不会超过vdd；

第二pmos管(pm2)用于避免第一pmos管(pm1)1电压过载，使c点电压不会低于vcc-vdd。

第一电阻r1和第二电阻r2，用于对vcc分压和避免第一pmos管(pm1)电压过载，使d点电压大于或等于vcc-vdd；

第三电阻r3和第四电阻r4，用于对vcc分压和避免第二pmos管(pm2)电压过载，使e点电压大于或等于vcc-vdd。

上述实施例中，电路电源电压vcc为io电路高压电路电源电压，电路地电位vss为io电路地电位，器件电源电压vdd为数字逻辑标准单元低压电路电源电压。通过选择合适的r1、r2的比例以及r3、r4的比例，io电路高压电路电源电压vcc最高可以达到两倍的数字逻辑标准单元低压电路电源电压vdd。

如在上述实施例中，当vcc为1.8v，vdd为1.2v，vss为0v时，选择r1/r2为2/1，且r3/r4为2/1，则：

(1)in+为0v并且in-为1.2v时，图1中各个节点电压为：a点电压等于0v，b点电压小于1.2v，c点电压大于0.6v，d点电压等于1.8v，e点电压等于0.6v，io电压等于0v；

(2)in+为1.2v并且in-为0v时，图1中各个节点电压为：a点电压小于1.2v，b点电压等于0v，c点电压等于1.8v，d点电压等于0.6v，e点电压等于0.6v，io电压等于1.8v。

以上技术方案可以看出，本发明具有如下有益效果：

io电路结构简单，仅使用数字逻辑标准单元低压器件和电阻，易于集成；

具有灵活适应性，适用于各种工艺，通过调节电阻比例可适应大部分io电压范围；

自我静电防护，io电路结构不会破坏静电防护功能，可实现驱动级的自我静电防护。

对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。

此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。