半导体装置的制作方法

于2018年2月12日提交的包括说明书、附图和摘要的日本专利申请第2018-028609号的公开内容以引用的方式全部并入本文。本公开涉及一种半导体装置，例如，适用于包括用于将输入信号的较低电势侧电压电平转换为负高压的电平移位器的半导体装置。
背景技术：
：例如，包括混入其中的逻辑电路的非易失性存储器电路使用低压电源(vdd，例如，约1.0v)、中压电源(vcc，例如，约3v)、正高压电源(vpp，例如，最多约11v)和负高压电源(vee，例如，最多约-8v)。具体地，在逻辑电路部分中使用低电源电压vdd。在非易失性存储器的外围电路中使用中电源电压vcc。正高压vpp用于将数据用线提供给非易失性存储单元。负高压vee用于从非易失性存储器单元中擦除数据。正高压vpp通过中电源电压vcc升压来产生。负高压vee通过将参考电压(0v)向负方向升压来产生。在非易失性存储器的外围电路中，提供有电平移位器。一个电平移位器将vdd/vss电平信号(即高电平为低电源电压vdd且低电平为参考电压vss的信号)转换成vpp/vss电平信号。另一电平移位器将vdd/vss电平信号转换成vdd/vee电平信号。在下文中，使用正高压vpp的前者电平移位器被称为正电压电平移位器，并且使用负高压vee的后者电平移位器被称为负电压电平移位器。即使当负高压电源无效时，即提供参考电压vss而非负高压vee时，负高压电平移位器也必须操作。对于当负电源有效和负电源无效这两种情况下均能够操作的这种负电压电平移位器，已知有日本特开专利申请hei11(1999)-308092号公报中公开的负电压电平移位器。具体地，在该文献中描述的负电压电平移位器包括被耦合至用于提供负电源电压vee的线的一对交叉耦合nmos(n沟道金属氧化物半导体)晶体管和被耦合至用于提供电源电压vdd的线的一对输入pmos(p沟道mos)晶体管、以及击穿电压弛缓电路。击穿电压弛缓电路包括用于击穿电压弛缓的一对pmos晶体管和一对nmos晶体管。对于击穿电压弛缓nmos晶体管的栅极，在负电源有效时提供参考电压vss，而在负电源无效时提供电源电压vdd。技术实现要素：对于逻辑电路部分，进行缩放使得其尺寸逐年减小。与此相关联，降低了低电源电压vdd的值。同时，对于用于诸如闪存的非易失性存储器的高击穿电压mos晶体管，难以减小尺寸并且不能降低阈值电压。因此，中电源电压vcc、正高压vpp和负高压vee的值不会从常规值变化。上述情况使得在包括混入其中的逻辑电路的非易失性存储器的外围电路中难以实现使用负电源电压vee的负电压电平移位器的电路配置。具体地，对于被提供给负电压电平移位器的正电压，从击穿电压弛缓的角度出发，使用作为最低正电源电压的vdd。同时，即使在负高压电源无效时，即提供参考电压vss替代负高压vee时，负高压电平移位器也必须操作，如上所述。因此，当由于减小尺寸而使低电源电压vdd过度降低时，在负高压电源无效的情况下，负电压电平移位器难以操作。例如，在低电源电压vdd的中心值为1v的情况下，下限值可以是约0.8-0.9v。同时，取决于条件，负电压电平移位器中使用的高击穿电压mos晶体管的阈值vth可以是1v。因此，可以建立vdd<vth。在这种情况下，负电压电平移位器不会正常操作。在包括击穿电压弛缓mos晶体管的负电压电平移位器中，这种趋势更为显著。原因如下。击穿电压弛缓mos晶体管必须被耦合至交叉耦合mos晶体管以及与其串联的输入mos晶体管。因此，具有高阈值电压的四个高击穿电压mos晶体管被串联耦合，导致电流路径的电阻值增加并且进一步减小低电源电压vdd降低的裕度。其它目的和新颖特征将从本说明书的描述和附图中变得显而易见。根据一个实施例的半导体装置包括负电压电平移位器。该负电压电平移位器包括将输入信号的高电平从第一电源电压转换为第一中压的第一电平移位器、和将第一电平移位器的输出信号的低电平转换为负高压的第二电平移位器。中压在第一电源电压与高于第一电源电压的第二电源电压之间。根据上述实施例，使得负电压电平移位器允许即使在输入信号的高电平的电压值被降低时也稳定地操作。附图说明图1是图示根据第一实施例的半导体装置的配置的框图。图2是图示图1中的闪存模块(fmdl)的配置的框图。图3a-图3d以表格格式图示在数据写入时施加到存储单元的电压的示例。图4a-图4d以表格格式图示在数据擦除时施加到存储单元的电压的示例。图5a-图5d图示图2中的高压切换电路的具体配置示例。图6是图示根据第一实施例的半导体装置中的负电压电平移位器的配置的框图。图7是图示图6中的负电压电平移位器主体的配置示例的电路图。图8是图示负电压电平移位器主体的另一个配置示例的电路图。图9是图示图6中的vdd-vbias电平移位器的配置示例的电路图。图10是图示图6中的电源控制信号生成电路的配置示例的电路图。图11图示根据图6的修改的负电压电平移位器的配置示例。图12图示根据第二实施例的半导体装置中的负电压电平移位器的配置。图13图示根据第三实施例的半导体装置中的负电压电平移位器的配置。图14图示根据第四实施例的半导体装置中的负电压电平移位器的配置。图15是图示图14中的vdd-vbias电平移位器的配置示例的电路图。图16是图示图14中的负电压电平移位器主体的配置示例的电路图。图17图示根据第五实施例的半导体装置中的负电压电平移位器的配置。图18是图示图17中vdd-vbias电平移位器的配置示例的电路图。图19是图示图17中的电源控制信号生成电路的配置示例的电路图。图20是用于说明图17中的负电压电平移位器的操作的时序图。图21图示根据第六实施例的半导体装置中的负电压电平移位器的配置。图22是图示图21中的负电压电平移位器主体的配置示例的电路图。图23是用于说明图21中的负电压电平移位器的具体操作的时序图。具体实施方式下面将参照附图对实施例进行详细说明。相同或对应的部分用相同的附图标记表示，并且不再重复其描述。在下面的描述中，将包括闪存的微型计算机描述为包括负电压电平移位器的半导体装置的示例。但是，半导体装置不限于下面的示例。例如，半导体装置可以只由闪存配置。本公开的技术可以应用于包括负电压电平移位器的任何半导体装置。第一实施例[微型计算机]图1是图示根据第一实施例的半导体装置的配置的框图。图1图示了作为半导体装置的示例的微型计算机或微控制器单元(mcu)的配置。参照图1，例如，通过使用cmos(互补金属氧化物半导体)集成电路制造技术，例如，将微型计算机31形成在单晶硅的单个半导体芯片上。如图1所示，微型计算机31包括中央处理单元(cpu)32、随机存取存储器(ram)35和闪存模块(fmdl)36。中央处理单元32包括指令控制单元和执行单元，并且执行指令。例如，随机存取存储器35被用作中央处理单元32的工作区。闪存模块36被提供为存储数据、程序等的非易失性存储模块。微型计算机31还包括直接存储器存取控制器(dmac)33、总线接口电路(bif)34、闪速定序器(fsqc)37、外部输入/输出端口(prt)38和39、定时器(tmr)40、时钟脉冲生成器(cpg)41、高速总线(hbus)42和外围总线(pbus)43。总线接口电路34控制高速总线42与外围总线43之间的总线接口或总线桥。闪速定序器37执行针对闪存模块(fmdl)36的命令访问控制。时钟脉冲生成器41生成用于控制微型计算机31的内部时钟clk。微型计算机31的总线配置没有具体限制。在图1的情况下，提供有高速总线(hbus)42和外围总线(pbus)43。高速总线42和外围总线43中的每一个没有具体限制，但是都包括数据总线、地址总线和控制总线。通过提供高速总线42和外围总线43两种总线，与所有电路都耦合至单个共用总线的情况相比，可以减少总线上的负载，从而确保高速访问操作。中央处理单元23、直接存储器存取控制器33、总线接口电路34、随机存取存储器35和闪存模块36被耦合至高速总线42。闪速定序器37、外部输入/输出端口38和39、计时器40和时钟脉冲生成器41被耦合至外围总线43。微型计算机31还包括被耦合有振荡器的时钟端子xtal、被提供有外部时钟的时钟端子extal、指示待机状态的外部硬件待机端子stby、以及指示重置的外部重置端子res。微型计算机31还包括分别接收用于数字电路的电源电压vdd、用于模拟电路的电源电压vcc和接地电压vss(也称为参考电压vss)的端子。因为以阵列形式配置为逻辑电路的闪速定序器37和闪存模块36通过彼此分开的cad工具设计，所以为了方便起见，在图1中将它们图示为单独的电路块。但是，它们共同配置成一个闪存46。闪存模块36经由只读高速存取端口(hacsp)45耦合至高速总线(hbus)42。中央处理单元32或直接存储器存取控制器33可以经由高速存取端口45从高速总线42对闪存模块36进行读访问。当对闪存模块36进行写访问和初始化访问时，中央处理单元32或直接存储器存取控制器33通过外围总线(pbus)43的方式经由总线接口电路34向闪速定序器37发出命令。响应于该命令，闪速定序器37经由低速存取端口(lacsp)44控制闪存模块的初始化以及来自外围总线(pbus)的写操作。[闪存模块]图2是图示图1中的闪存模块(fmdl)的配置的框图。闪存模块36包括存储单元阵列51、cg驱动器电路52、mg驱动器电路53、高压解码电路54、高压切换电路55、升压电路56、感测放大器/写入控制电路57。存储单元阵列51包括以矩阵排列的多个存储单元mc。图2仅图示了存储单元mc中的一个典型存储单元。在本公开中，将monos(金属氧化氮氧化硅)型存储单元mc描述为如图2、图3a-图3d和图4a-图4d所示的示例。然而，本公开的技术也可以应用于具有另一配置的存储单元mc，例如，浮栅型。下面将参照图3a-图3d对monos型存储单元mc的具体配置进行说明。存储单元阵列51还包括被提供作为用于存储单元mc的控制信号线以对应存储单元mc的相应行的多条存储栅极线mgl、多条控制栅极线cgl和多条源极线sl、以及被提供以对应存储单元mc的相应列的多条位线bl。图2图示了被耦合至一个存储单元mc的典型控制信号线。cg驱动器电路52包括多个驱动器521，驱动器521中的每一个生成控制栅极(cg)信号以驱动对应的控制栅极线cgl。mg驱动器电路53包括多个驱动器531，驱动器531中的每一个生成存储栅极(mg)信号以驱动对应的存储栅极线mgl。升压电路56包括在其内的电荷泵电路，并且产生各钟被升压的电压并将被升压的电压提供给高压解码电路54。具体地，升压电路56产生用于写入mg的正电压vppa、用于写入未选择的mg的正电压vppc、用于写入sl的正电压vppb、击穿电压弛缓正电压vppr以及用于擦除mg的负电压veem。在下文中，用于写入mg的正电压vppa可以称为高电源电压vppa，用于写入未被选择的mg的正电压vppc可以称为中压vppc，击穿电压弛缓正电压vppr可以称为中压vppr。中压vppc和中压vppr均在高电源电压vppa与接地电压vss之间。此外，在下面的实施例中，将中压vrrp设置为在高电源电压vppa与中压vppc之间的电压值。高压切换电路55选择由升压电路56产生的各种被升压的电压，以产生用于被选择的块中高电势侧上的mg的电压vmgpp、用于被选择的块中低电势侧上的mg的电压vmgpn、用于未被选择的块中高电势侧上的mg的电压vmgnp、用于未被选择的块中低电势侧上的mg的电压vmgnn、被选择的sl电压vslp以及用于未被选择的sl的电压vsln。高压切换电路55将所产生的电压提供给高压解码电路54以作为解码器电源电压。高压解码电路54将高电压提供给mg驱动器电路53和源极线sl。更具体地，高压解码电路54使用由高压切换电路55产生的解码器电源电压以向mg驱动器电路53提供解码信号并生成要提供给源极线sl的源极线信号。感测放大器/写入控制电路57经由位线bl读出存储在被选择的存储单元中的内容，并且经由位线bl写入要存储到被选择的存储单元中的内容。[向存储单元提供电压]接下来，对从上述cg驱动器电路52、mg驱动器电路53、高压解码电路54和感测放大器/写入控制电路57提供给被选择的/未被选择的块中的被选择的/未被选择的存储单元的电压的示例进行描述。在本说明书中(例如，在图3a-图3d和图4a-图4d中)的值是用于说明的示例。电压不限于这些值。(在数据写入时施加到存储单元的电压的示例)图3a-图3d以表格格式图示了在数据写入时施加到存储单元的电压的示例。首先，参照图3a，简单描述了monos型非易失性存储单元mc的配置。存储单元mc包括控制栅极(cg)61、氮化硅膜62、存储栅极(mg)63、源极64和漏极65。控制栅极61经由绝缘层(未示出)形成在p型硅衬底60的表面上方。氮化硅膜62形成在控制栅极61的侧壁上方，作为由氧化硅膜(未示出)、氮化硅膜62和氧化硅膜(未示出)形成的ono(氧化物-氮化物-氧化物)膜。具有侧壁衬底的存储栅极63形成在ono膜上方。源极64和漏极65分别通过在栅极61和63两侧插入n型杂质来形成。源极64被耦合至对应的源极线sl，而漏极65被耦合至对应的位线bl。接下来，将对在数据写入时施加到存储单元mc的电压进行描述。被施加有需要击穿电压弛缓的高电压的电极是存储栅极mg。因此，下面的描述集中在施加到存储栅极mg的电压。对于图3a所示的被选择的块中的被选择的存储单元，施加到被选择的存储栅极mg的电压是vmgpp，并且在写入时选择vppa作为vmgpp。作为一个示例，vppa是约6.4到11[v]的电压。对于图3b所示的被选择的块中的未被选择的存储单元，施加到未被选择的存储栅极mg的电压是vmgpn，并且在写入时选择vppc作为vmgpn。作为一个示例，vppc是约3.5[v]的电压。对于图3c所示的未被选择的块中的被选择的存储单元，施加到被选择的存储栅极mg的电压是vmgnp，并且在写入时选择vppc作为vmgnp。作为一个示例，vppc是约3.5[v]的电压。对于图3d所示的未被选择的块中的未被选择的存储单元，施加到未被选择的存储栅极mg的电压是vmgnn，并且在写入时选择vdd作为vmgnn。作为一个示例，vdd是约1.5[v]的电压。(在数据擦除时施加到存储单元的电压的示例)图4a-图4d以表格格式图示了在数据擦除时施加到存储单元的电压的示例。被施加有需要击穿电压弛缓的负高压的电极是存储栅极mg。因此，下面的描述集中在施加到存储栅极mg的电压。对于图4a所示的被选择的块中的被选择的存储单元，在擦除时施加到被选择的存储栅极mg的电压是vmgpn，并且在擦除时选择veem作为vmgpn。作为一个示例，veem是约-3.3到-8[v]的电压。对于图4b所示的被选择的块中的未被选择的存储单元，在擦除时施加到未被选择的存储栅极mg的电压是vmgpp，并且在擦除时选择vdd作为vmgpp。作为一个示例，vdd是约1.5[v]的电压。在擦除时不存在图4c所示的未被选择的块中的被选择的存储单元的状态。因此，在擦除时，向未被选择的块中的所有存储栅极gm施加共用电压vmgnp，如图4d所示。在擦除时，选择vdd作为vmgnp。作为一个示例，vdd是约1.5[v]的电压。[高压切换电路]图5a-图5d图示了图2中的高压切换电路的具体配置示例。图5a图示了产生电压vmgpp的电路。经由开关71向电压vmgpp的输出节点86施加电压vppa，并且经由开关72向电压vmgpp的输出节点86施加电压vdd。根据操作模式选择电压vppa和电压vdd中的任一个。对于开关71和72中的每个开关，使用单级或多级pmos晶体管。为了简单起见，图5a通过单级pmos晶体管图示开关71和72中的每个开关。然而，必要时，由于击穿电压，可以使用多级pmos晶体或者可以输入用于弛缓击穿电压的mos晶体管。类似地，对于稍后描述的开关73至78中的每个开关，必要时，由于击穿电压，可以使用多级mos晶体管或者可以插入用于弛缓击穿电压的mos晶体管。通过处于vdd电平的选择信号selpp_a和selpp_c来分别控制开关71和72导通/断开。针对选择信号selpp_c不需要电平移位器。将处于vdd电平的选择信号selpp_c直接输入到配置开关72的pmos晶体管的栅极。同时，通过正电压电平移位器81将vdd电平选择信号selpp_a转换为vppa电平信号。将vppa电平选择信号selpp_a输入到配置开关71的pmos晶体管的栅极。将电压vppa输入到正电压电平移位器81的端子up。因为电压vppa是高电压，所以正电压电平移位器81需要击穿电压弛缓。图5b图示了产生电压vmgpn的电路。经由开关73向电压vmgpn的输出节点87施加电压vppc，并且经由开关74向电压vmgpn的输出节点87施加电压veem。根据操作模式来选择电压vppc和电压veem中的任一个。对于开关73，使用单级或多级pmos晶体管。对于开关74，使用单级或多级nmos晶体管。通过选择信号selpn_c来控制开关73的导通/断开。通过正电压电平移位器83将处于vdd电平的选择信号selpn_c转换为vppc电平信号。将vppc电平选择信号selpp_c输入到配置开关73的pmos晶体管的栅极。将电压vppc输入到正电压电平移位器83的端子up。因为电压vppc不是高电压，所以正电压电平移位器83不需要击穿电压弛缓。通过处于vdd电平的选择信号selpn_e来控制开关74的导通/断开。通过负电压电平移位器84将vdd电平选择信号selpn_e转换为veem电平信号。将veem电平选择信号selpn_e输入到配置开关74的nmos晶体管的栅极。将电压veem输入到负电压电平移位器84的端子un。图5c图示了产生电压vmgpn的电路。经由开关75向电压vmgnp的输出节点88施加电压vppn，并且经由开关76向电压vmgnp的输出节点88施加电压vdd。根据操作模式来选择电压vppc和电压vdd中的任一个。对于开关75和76中的每个开关，使用单级或多级pmos晶体管。通过vdd电平选择信号selnp_c和selpp_d来分别控制开关75和76导通/断开。选择信号selpp_d不需要电平移位器。将vdd电平选择信号selpp_d直接输入到配置开关76的pmos晶体管的栅极。同时，通过正电压电平移位器85将vdd电平选择信号selnp_c转换为vppc电平信号。将vppc电平选择信号selnp_c输入到配置开关75的pmos晶体管的栅极。将电压vppc输入到正电压电平移位器85的端子up。因为电压vppc不是高电压，所以正电压电平移位器85不需要击穿电压弛缓。图5d图示了产生电压vmgnn的电路。经由开关77向电压vmgnn的输出节点89施加电压vdd，并且经由开关78向电压vmgnn的输出节点89施加电压vss。根据操作模式选择电压vdd和电压vss中的任一个。对于开关77，使用单级或多级pmos晶体管。对于开关78，使用单级或多级nmos晶体管。通过vdd电平选择信号selnn_d和selnn_s分别控制开关77和78导通/断开。对于选择信号selnn_d和selnn_s，都不需要电平移位器。将选择信号selnn_d直接输入到配置开关77的pmos晶体管的栅极，并且将选择信号selnn_s直接输入到配置开关78的nmos晶体管的栅极。表1示出了由图2中的高压切换电路选择的被升压的电压的示例。[表1]表1：由高压切换电路选择的被升压的电压的示例写入状态擦除状态vmgppvppavddvmgpnvppcveenvmgnpvppcvddvmgnnvddvss如表1所示，高压切换电路55在写入时选择vppa作为输出电压vmgpp，而在擦除时选择vdd作为输出电压vmgpp。高压切换电路55在写入时选择vppc作为输出电压vmgpn，而在擦除时选择veem作为输出电压vmgpn。高压切换电路55在写入时选择vppc作为输出电压vmgnp，而在擦除时选择vdd作为输出电压vmgnp。高压切换电路55在写入时选择vdd作为输出电压vmgnn，而在擦除时选择vss作为输出电压vmgnn。可以在高压切换电路55中提供附加开关以处理验证模式和测试模式，验证模式和测试模式是除了写入和擦除之外的操作模式。如图5a-图5d所示，用于配置图2中的高压切换电路55需要电平移位器81和83至85。在这些电平移位器中，对于正电压电平移位器81必须要考虑击穿电压弛缓。原因如下。在写入时，例如，将11v级的高压用作施加到存储栅极mg的电压vppa。然而，即使该晶体管用于高击穿电压型，配置正电压电平移位器81的mos晶体管的击穿电压也高达约10v。因此，有必要通过击穿电压弛缓，防止向如此配置正电压电平81的每个mos晶体管施加高电源电压vppa。进一步地，因为电压veem是约-8v的负高压，所以必须将电压veem施加到切换nmos晶体管74的栅极以允许vdd/veem电平信号从其中通过，以便断开nomos晶体管74。因此，负电压电平移位器84必须处理负高压veem。[负电压电平移位器的整体配置]图6是图示根据第一实施例的半导体装置中的负电压电平移位器的配置的框图。图6中的负电压电平移位器130可以应用于图5b中的负电压电平移位器84。参照图6，负电压电平移位器130包括vdd-vbias电平移位器132、负电压电平移位器主体131、生成中压vbias的中压生成电路133、电源控制信号生成电路134以及以低电源电压vdd操作的反相器140。vdd-vbias电平移位器132接收互补的vdd/vss电平信号inp和inn，并且将输入信号inp和inn的高电平转换成中压vbias，中压vbias高于低电源电压vdd并且低于中电源电压vcc。例如，输入信号inn对应于通过反相器140使输入信号inp的逻辑电平反相而得到的信号。vdd-vbias电平移位器132输出vbias/vss电平输出信号outp和outn作为后一级的输入信号intp和intn。vdd-vbias电平移位器132的正电源节点up被耦合至中压生成电路133的电源节点bias，从而接收来自中压生成电路133的中压vbias。vdd-vbias电平移位器132的负电源节点un接收地电压vss。负电压电平移位器主体131将vdd-vbias电平移位器132输出的vbias/vdd电平输入信号intp和intn的低电平转换成负高压vee。负电压电平移位器主体131将vbias/vee电平输出信号outp和outn输出到后一级中的电路。负电压电平移位器主体131的正电源节点up被耦合至中压生成电路133的节点bias，从而接收来自中压生成电路133的中压vbias。负电压电平移位器主体131的负电源节点un接收负高压vee。当负高压电源无效时，将地电压vss输入到负电压节点un。在图6中，“vee(或vss)”指的是负电源节点un的电压在负高压电源有效时为vee，而在负高压电源无效时为vss。在其它附图中也是如此。中压生成电路133包括nmos晶体管mnp和pmos晶体管mpc。nmos晶体管mnp被配置为源极跟随器。具体地，nmos晶体管mnp的漏极被耦合至提供有中电源电压vcc的节点(下文也称为“vcc节点”)。nmos晶体管mnp的源极和背栅极被耦合至电源节点bias。从电源控制信号生成电路134向nmos晶体管mnp的栅极提供控制信号biasg。pmos晶体管mpc以二极管连接的方式耦合，并且用作防止电源节点bias处的电势上升过高的钳位电路。pmos晶体管mpc的源极和背栅极被耦合至电源节点bias。从电源控制信号生成电路134向pmos晶体管mpc的栅极提供控制信号biasc。pmos晶体管mpc被用作用于释放电源节点bias的电荷的路径。电源控制信号生成电路134生成控制信号biasg和biasc。稍后将描述电源控制信号生成电路134的具体配置和操作。[负电压电平移位器主体的配置示例及其操作]图7是图示图6中的负电压电平移位器主体的配置示例的电路图。除了向正电源节点up提供中压vbias而非低电源电压vdd之外，图7中的负电压电平移位器主体131的配置与没有击穿电压弛缓的传统负电压电平移位器的配置大致相同。具体地，图7中的负电压电平移位器主体131包括交叉耦合电平移位器级150和驱动器级170。电平移位器级150包括输入有互补输入信号intp和intn的输入电路151、以及锁存电路152。输入电路151包括一对输入pmos晶体管mpinp和mpinn。输入pmos晶体管mpinp和mpinn的源极和背栅极被耦合至正电源节点up。锁存电路152包括一对交叉耦合nmos晶体管mnccp和mnccn。nmos晶体管mnccp和mnccn的源极和背栅极被耦合至负电源节点un。nmos晶体管mnccp和mnccn的栅极和漏极是交叉耦合的。换言之，nmos晶体管mnccp的栅极和nmos晶体管mnccn的漏极彼此耦合，并且nmos晶体管mnccp的漏极和nmos晶体管mnccn的栅极彼此耦合。输入pmos晶体管mpinp的漏极和交叉耦合nmos晶体管mnccp的漏极经由输出节点154彼此耦合。输入pmos晶体管mpinn的漏极和交叉耦合nmos晶体管mnccn的漏极经由输出节点153彼此耦合。驱动器级170包括驱动器pmos晶体管mpdrp和mpdrn以及驱动器nmos晶体管mndrp和mndrn。驱动器pmos晶体管mpdrp和mpdrn的源极被耦合至正电源节点up，栅极分别被耦合至输出节点153和154。从驱动器pmos晶体管mpdrp和mpdrn的漏极分别输出互补输出信号outp和outn。驱动器nmos晶体管mndrp和mndrn的源极被耦合至负电源节点un，栅极分别被耦合至输出节点153和154。驱动器nmos晶体管mndrp和mndrn的漏极分别被耦合至驱动器pmos晶体管mpdrp和mpdrn。接下来，将对上述的负电压电平移位器主体131的操作进行简单说明。响应于处于vbias/vss电平的互补输入信号intp和intn，输入pmos晶体管mpinp和mpinn中的一个输入pmos晶体管导通，而另一个输入pmos晶体管断开。例如，假设输入pmos晶体管mpinp导通，那么在交叉耦合nmos晶体管mnccn的栅极处的电势被上拉，从而使交叉耦合nmos晶体管mnccn导通。因此，输出节点153的电压变成了负高压vee，并且输出节点154的电压变成了中压vbias。这样，驱动器pmos晶体管mpdrp和驱动器nmos晶体管mndrn导通，使得输出信号outp处于高电平(中压vbias)而输出信号outn处于低电平(负高压vee)。[负电压电平移位器主体的另一配置示例及其操作]图8是图示负电压电平移位器主体的另一配置示例的电路图。图8中的电平移位器级150与图7中的电平移位器级150的不同之处在于：在输入电路151与锁存电路152之间增加了击穿电压弛缓电路155并且增加了电平移位器160。击穿电压弛缓电路155包括击穿电压弛缓pmos晶体管mpe1p和mpe1n以及击穿电压弛缓nmos晶体管mne1p和mne1n。击穿电压弛缓pmos晶体管mpe1p和击穿电压弛缓nmos晶体管mne1p依次串联耦合在输入pmos晶体管mpinn的漏极与交叉耦合nmos晶体管mnccn的漏极之间。类似地，击穿电压弛缓pmos晶体管mpe1n和击穿电压弛缓nmos晶体管mne1n依次串联耦合在输入pmos晶体管mpinp的漏极与交叉耦合nmos晶体管mnccp的漏极之间。向击穿电压弛缓pmos晶体管mpe1p和mpe1n的栅极提供地电压vss。背栅极中的每一个被耦合至相应的源极。向击穿电压弛缓nmos晶体管mne1p和mne1n的栅极提供通过由电平移位器160使击穿电压弛缓控制信号noemi的逻辑电平反相而获得的信号。背栅极被耦合至相应的源极。更具体地，击穿电压弛缓控制信号noemi是通过由电平移位器160将vdd/vss电平信号转换成vbias/vss电平信号来获得的。这是因为，当击穿电压弛缓控制信号noemi的输入高电平为vdd时，过低的vdd会阻止击穿电压弛缓nmos晶体管mne1p和mne1n的操作。击穿电压弛缓控制信号noemi在负高压电源有效(即击穿电压弛缓有效)时处于高电平(低电源电压vdd)，并且在负高压电源无效时处于低电平(地电压vss)。因此，当负高压电源有效时，向击穿电压mnos晶体管mne1p和mne1n的栅极施加地电压vss；并且当负高压电源无效时，向击穿电压mnos晶体管mne1p和mne1n的栅极施加中压vbias。图8中的驱动器级170与图7中的驱动器级170的不同之处在于：前者还包括击穿电压弛缓pmos晶体管mpe2p和mpe2n以及击穿电压弛缓nmos晶体管mne2p和mne2n。击穿电压弛缓pmos晶体管mpe2p和击穿电压弛缓nmos晶体管mne2p依次串联耦合在驱动器pmos晶体管mpdrp的漏极与驱动器nmos晶体管mndrp的漏极之间。类似地，击穿电压弛缓pmos晶体管mpe2n和击穿电压弛缓nmos晶体管mne2n依次串联耦合在驱动器pmos晶体管mpdrn的漏极与驱动器nmos晶体管mndrn的漏极之间。向击穿电压弛缓pmos晶体管mpe2p和mpe2n的栅极提供地电压vss。向击穿电压弛缓nmos晶体管mne2p和mne2n的栅极输入击穿电压弛缓控制信号noemi，该击穿电压弛缓控制信号noemi的逻辑电平已经被反相并且该击穿电压弛缓控制信号noemi已经被转换成vbias/vss电平信号。击穿电压弛缓pmos晶体管mpe2p和mpe2n的背栅极被耦合至相应的源极。击穿电压弛缓nmos晶体管mne2p和mne2n的背栅极被耦合至相应的源极。输出信号outp从在击穿电压弛缓pmos晶体管mpe2p的漏极与击穿电压弛缓nmos晶体管mnr2p的漏极之间的耦合节点171输出。输出信号outn从在击穿电压弛缓pmos晶体管mpe2p的漏极与击穿电压弛缓nmos晶体管mnr2n的漏极之间的耦合节点172输出。除了增加了击穿电压弛缓功能之外，图8中的负电压电平移位器主体131的操作与图7中的负电压电平移位器主体131基本相同。具体地，被施加到输入pmos晶体管mpinp和mpinn以及驱动器pmos晶体管mpdrp和mpdrn的电压限于vbias-vss。被施加到交叉耦合nmos晶体管mnccp和mnccn以及驱动器nmos晶体管mndrp和mndrn的电压在负电压电平移位器主体131有效时限于vss-vee，并且在负电压电平移位器主体131无效时限于vbias-vss。通过上述配置，可以抑制例如由于fn(fowler-nordheim)退化等引起的对输入pmos晶体管mpinp和mpinn、交叉耦合nmos晶体管mnccp和mnccn、驱动器pmos晶体管mpdrp和mpdrn以及驱动器nmos晶体管mndrp和mndrn中的每个中的栅氧化膜的损坏。[vdd-vbias电平移位器的配置示例及其操作]图9是图示图6中的vdd-vbias电平移位器的配置示例的电路图。当要施加到正电源节点up的中压vbias过高时，难以满足配置电平移位器的mos晶体管的击穿电压条件。因此，低电源电压vdd与中压vbias之间的电势差设置得相对较小。从而，如图9所示的交叉耦合电平移位器可以用作vdd-vbias电平移位器132。参照图9，vdd-vbias电平移位器132包括一对输入pmos晶体管mpinp和mpinn(190)、一对输入nmos晶体管mninp和mninn(191)、以及提供在它们之间的交叉耦合pmos晶体管mpccp和mpccn(192)。输入pmos晶体管mpinp和mpinn的源极被耦合至正电源节点up，如图9所示。输入pmos晶体管mpinp和mpinn的漏极分别被耦合至交叉耦合pmos晶体管mpccp和mpccn的源极。输入nmos晶体管mninp和mninn的源极被耦合至负电源节点un。输入nmos晶体管mninp和mninn的漏极分别被耦合至交叉耦合pmos晶体管mpccp和mpccn的的漏极。输入pmos晶体管mpinp和mpinn和交叉耦合pmos晶体管mpccp和mpccn的背栅极被耦合至正电源节点up。输入nmos晶体管mninp和mninn的背栅极被耦合至负电源节点un。将输入信号inp输入到输入pmos晶体管mpinn的栅极和输入nmos晶体管mninn的栅极。将与输入信号inp互补的输入信号inn输入到输入pmos晶体管mpinp的栅极和输入nmos晶体管mninp的栅极。输出信号outp从在交叉耦合pmos晶体管mpccp与输入nmos晶体管mninp之间的耦合节点195输出。与输出信号outp互补的输出信号outp从在交叉耦合pmos晶体管mpccn与输入nmos晶体管mninn之间的耦合节点196输出。对如上配置的负电压电平移位器主体131的操作进行简单说明。例如，假设输入信号inp处于高电平(低电源电压vdd)并且输入信号inn处于低电平(地电压vss)。从而，输入nmos晶体管mninn是导通的，输入nmos晶体管mninp是断开的，并且输入pmos晶体管mpinp是导通的。如果低电源电压vdd远低于中压vbias，那么输入pmos晶体管mpinn在某些情况下不会完全断开。当输入nmos晶体管mninn导通时，耦合节点196(输出信号outn)的电压变成近似等于地电压vss。从而，拉出pmos晶体管mpccp的栅极中的电荷，使得pmos晶体管mpccp导通。因此，耦合节点195(输出信号outp)的电压变成近似等于中压vbias。进一步地，当耦合节点195的电压变成等于中压vbias时，pmos晶体管mpccn断开。如上所述，通过提供交叉耦合pmos晶体管mpccp和mpccn，可以阻止正电源节点up与负电源节点un之间的直通电流。[电源控制信号生成电路的配置示例]图10是图示图6中的电源控制信号生成电路的配置示例的电路图。参照图10，电源控制信号生成电路134包括配置电流镜电路220的pmos晶体管mpm1a和mpm1b、配置电流镜电路221的nmos晶体管mnm2a和mnm2b、nmos晶体管mnr、pmos晶体管mpr、以及电流源i1和i2。首先，描述这些电路组件的耦合。配置电流镜电路220的pmos晶体管mpm1a和mpm1b的源极被耦合至vcc节点。pmos晶体管mpm1a和mpm1b中的每个的栅极被耦合至pmos晶体管mpm1a的漏极。pmos晶体管mpm1a和mpm1b的背栅极分别被耦合至其源极。nmos晶体管mnr和电流源i1彼此串联被提供在电流路径222上，电流路径222使pmos晶体管mpm1a的漏极和被提供有地电压vss的节点(下文也称为“vss节点”)彼此耦合。向nmos晶体管mnr的栅极施加低电源电压vdd。nmos晶体管mnr的背栅极被耦合至其源极。nmos晶体管mnr是配置vdd-vbias电平移位器132的输入nmos晶体管mninp和mninn的复制。nmos晶体管mnm2a和pmos晶体管mpr彼此串联被提供在电流路径223上，电流路径223使pmos晶体管mpm1b的漏极和vss节点彼此耦合。向pmos晶体管mpr的栅极施加低电源电压vdd。pmos晶体管mpr的背栅极被耦合至其源极。nmos晶体管mnm2a和mnm2b是图6中的源极跟随器nmos晶体管mnp的复制。进一步地，pmos晶体管mpr是配置图9中的vdd-vbias电平移位器132的输入pmos晶体管mpinp和mpinn的复制。然而，如下文所述，使pmos晶体管mpr的尺寸(栅极宽度)形成为输入pmos晶体管mpinp和mpinn的尺寸的几倍到约10倍(当电流镜电路220的镜像比率为1:1时)。nmos晶体管mnm2b和nmos晶体管mnm2a一起配置电流镜电路221。nmos晶体管mnm2b的栅极被耦合至nmos晶体管mnm2a的栅极和漏极。mos晶体管mnm2b的漏极被耦合至vcc节点。nmos晶体管mnm1a和mnm1b的背栅极分别被耦合至其源极。电流源i2被提供在电流路径224上，电流路径224使nmos晶体管mnm2b的源极和vss节点彼此耦合。在pmos晶体管mpm1b与nmos晶体管mnm2a之间的耦合节点210经由信号线225耦合至被提供在图6中的中压生成电路133中的nmos晶体管mnp的栅极。从而，将控制信号biasg提供给nmos晶体管mnp的栅极。在nmos晶体管mnm2b与电流源i2之间的耦合节点211经由信号线226耦合至被提供在图6中的中压生成电路133中的pmos晶体管mpc的栅极。从而，将控制信号biasc提供给pmos晶体管mpc的栅极。[电源控制信号生成电路的操作]下面将描述图10中的电源控制信号生成电路134的操作。首先，描述操作的概要。当通过使用电流镜电路向每个晶体管mnr或mpr的栅极施加低电源电压vdd时，电源控制信号生成电路134调整复制nmos晶体管mnr的电流值和复制pmos晶体管mpr的电流值。在这种情况下的电流值确定为vdd-vbias电平移位器132相对于vdd/vss电平输入信号稳定操作的值。在这种状态下，电源控制信号生成电路134输出复制pmos晶体管mnm2a的栅极电压作为控制信号biasg，并且输出复制nmos晶体管mnm2a的源极电压作为控制信号biasc。接下来，参照图6、图9和图10，结合图6中的中压生成电路133，对电源控制信号生成电路134的操作进行更详细地描述。(图6中的中压生成电路中的pmos晶体管mpc的功能)参照图6，中压生成电路133的电源节点bias被耦合至vdd-vbias电平移位器132的正电源节点up和负电压电平移位器主体131的正电源节点up。这里，vdd-vbias电平移位器132和负电压电平移位器主体131中的每个基本上不会引起电流消耗，只要执行反相操作即可。因此，为了防止nmos晶体管mnp中的泄露引起电源节点bias的中压vbias的过度上升，当vbias>biasc时，电流经由钳位pmos晶体管mpc在从电源节点bias到电源控制信号生成电路134的方向上流动。因此，电源节点bias的中压vbias不被允许上升到预定值或更大。(如何设置中压vbias)将中压vbias设置为允许vdd-vbias电平移位器132稳定操作。具体地，在图9所示的vdd-vbias电平移位器132的示例中，在当低电源电压vdd施加到输入nmos晶体管mninp和mninn时的电流值远大于当低电源电压vdd施加到输入pmos晶体管mpinp和mpinn时的电流值时，例如，当前一个电流值是后一个电流值的几倍到十倍或以上时，vdd-vbias电平移位器132稳定地操作。如上所示，鉴于输入信号inp和inn是vdd/vss电平信号，施加到正电源节点up的电压为中压vbias并且高于低电源电压vdd。因此，输入pmos晶体管mpinp和mpinn不会完全断开。这里，漏极电流根据栅极-源极电压而增加。因此，上述条件可以利用栅极-源极电压的条件替代。当低电源电压vdd施加到输入nmos晶体管mninp和mninn的栅极时，栅极-源极电压vgs为vdd。同时，当低电源电压vdd施加到输入nmos晶体管mninp和mninn的栅极时，栅极-源极电压的绝对值|vgs|为vbias-vdd。因此，中压vbias被选择以满足：vdd>>vbias-vdd...(1).(如何设置控制信号biasg)图10所示的电源控制信号生成电路134的特征在于使用nmos晶体管mnp，nmos晶体管mnp是图9中的vdd-vbias电平移位器132的输入nmos晶体管mninp和mninn的复制，并且使用pmos晶体管mpr，pmos晶体管mpr是输入pmos晶体管mpinp和mpinn的复制。虽然向复制nmos晶体管mnr的栅极和复制pmos晶体管mpr的栅极施加低电源电压vdd，但是通过使用电流镜电路220使与流入复制nmos晶体管mnr的电流相等的电流流入复制pmos晶体管mpr。因此，使作为pmos晶体管mpr的源极端子的节点212的电压汇聚成与中压vbias相等的值(下文也称为虚拟vbias)。图10中以二极管连接方式耦合的nmos晶体管mnm2a是配置图6中的中压生成电路133的nmos晶体管mnp的复制。因此，将复制nmos晶体管mnm2a的栅极电压(即比作为节点212的电压的虚拟vbias高出复制nmos晶体管mnm2a的阈值电压vth_n的电压(虚拟vbias+vth_n))输入到nmos晶体管mnp的栅极作为控制信号biasg。这里，对于图9所示的vdd-vbias电平移位器132的稳定操作条件，假设输入nmos晶体管mninp或mninn在低电源电压vdd施加到其栅极时的导通电流是输入pmos晶体管mpinp或mpinn在低电源电压vdd施加到其栅极的导通电流的10倍。在这种情况下，复制nmos晶体管mnp的尺寸形成为等于输入nmos晶体管mninp和mninn的尺寸。同时，复制pmos晶体管mpr的尺寸形成为输入pmos晶体管mpinp和mpinn的尺寸的10倍。电流镜电路220的镜像比率设置为1:1。备选地，复制pmos晶体管mpr的尺寸可以形成为等于输入pmos晶体管mpinp和mpinn的尺寸。在这种情况下，电流镜电路的镜像比率220设置为10:1(换言之，pmos晶体管mpm1a的尺寸形成为pmos晶体管mpm1b的尺寸的10倍)。被耦合在复制nmos晶体管mnr的源极与vss节点之间的电流源i1用于限制电流以实现低功耗。换言之，在低电源电压vdd为高的操作条件和/或nmos晶体管mnr的阈值电压为低的操作条件下，提供电流源i1以用于防止nmos晶体管mnr的导通电流的大幅增加。虚拟vbias汇聚成与该电流源i1的电流值对应的电压值。(如何设置控制信号biasc)控制信号biasc设置成作为图6中nmos晶体管mnp的复制的nmos晶体管mnm2b的源极电势。将控制信号biasc提供给nmos晶体点mn2b的栅极。进一步地，电流源i2耦合在nmos晶体管mnm2b的源极与vss节点之间。因此，由于电流源i2导致电流在从图6中的电源节点bias到vss节点的方向上流动，即使漏电流流入图6中的nmos晶体管mnp，图6中的电源节点bias的电压也不会过度上升。从而，钳制了被施加到图6中的vdd-vbias电平移位器132的正电源节点up和负电源电平移位器主体131的正电源节点up的中压vbias。[第一实施例的有益效果]如上所述，根据第一实施例，在负电压电平移位器主体131的前一级中增加了用于将vdd/vss电平输入信号inp和inn转换为vbias/vss电平信号的vdd-vbias电平移位器132。由于负电压电平移位器131的输入信号intp和intn的高电平通过前一级中的vdd-vbias电平移位器132从低电源电压vdd上拉到中压vbias，即使在低电源电压vdd为低的情况下也可以允许负电源电平移位器130稳定操作。进一步地，被施加到负电压电平移位器主体131的正电源节点up的电源电压也从低电源电压vdd变化到中压vbias。因此，输出信号outp和outn的高电平也上升到中压vbias。从而，可以可靠地控制和导通/断开在其栅极处接收该输出信号outp或outn的切换nmos晶体管。为了产生满足vbias>vdd的中压vbias，提供了中压生成电路133。进一步地，提供了电源控制信号生成电路134，以用于生成要提供给该中压生成电路133的控制信号biasg和biasc。电源控制信号生成电路134包括pmos晶体管mpr和nmos晶体管mnr，pmos晶体管mpr是vdd-vbias电平移位器132的输入pmos晶体管mpinp和mpinn的复制，nmos晶体管mnr是输入nmos晶体管mninp和mninn的复制。通过使用电流镜电路220，使适当的偏置电流流入这些复制mos晶体管mpr和mnr。在这种情况下，偏置电流值设置为允许vdd-vbias移位器132稳定操作。因此，自动确定中压vbias，并且根据该中压vbias的值确定控制信号biasg。进一步地，提供了pmos晶体管mpc，以用于在负电压电平移位器本体131和vdd-vbias电平移位器132不执行反相操作时，防止由于图6中的中压生成电路133中的nmos晶体管mnp的泄露而引起电源节点bias的电压过度上升，在电源控制信号生成电路134中，提供了作为该pmos晶体管mpr的复制的nmos晶体管mnm2b。通过被耦合至nmos晶体管mnm2b的源极的电流源i2，防止了电源节点bias的电压的过度增加。被提供到中压生成电路133的控制信号biasc从nmos晶体管mnm2b的源极拉出。[第一实施例的修改]在图6的中压生成电路133中，钳位pmos晶体管mpc的漏极耦合至其栅极，并且该漏极与栅极一样被提供控制信号biasc。但是，通过pmos晶体管mpc的栅极电势来确定在电源节点bias处的被钳位的电势。因此，满足了漏极电势低于栅极电势。在图11中图示了考虑到这一点的修改。图11图示了根据图6的修改的负电压电平移位器的配置。图11中的负电压电平移位器130a与图6中的负电压电平移位器130的不同之处在于在中压生成电路133中提供的pmos晶体管mpc的漏极被耦合至vss节点。图11中的其它点与图6中的点一样。因此，相同或对应的部分用相同的附图标记表示，并且不再重复其描述。虽然在图11中pmos晶体管mpc的漏极电压是地电压vss，但是漏极电压可以是任何电压，只要它低于控制信号biasc的电压值并且是稳定的即可。例如，pmos晶体管mpc的漏极电压可以设置为低电源电压vdd。进一步地，图11中的变化也可以应用于稍后描述的第二至第六实施例。第二实施例在第一实施例中，从共用中压生成电路133向前一级中的负电压电平移位器主体131的正电源节点up和vdd-vbias电平移位器132的正电源节点up提供共用中压vbias。这是因为需要使负电压电平移位器主体131的输入信号intp和intn的高电平和提供给正电源节点up的中压vbias相同。然而，由于这两个电平移位器131和132在操作时序和电流消耗方面是不同的，通过共用电源，其中一个电平移位器的电源电压的波动可以影响另一个电平移位器的操作。第二实施例呈现了用于解决这个问题的配置。[负电压电平移位器的配置]图12图示了根据第二实施例的半导体装置中的负电压电平移位器的配置。参照图12，图12中的负电压电平移位器130b与图6中的负电压电平移位器130的不同之处在于：将中压生成电路133分为用于前一级中vdd-vbias电平移位器132的中压生成电路133a和用于后一级中负电压电平移位器主体131的中压生成电路133b。中压生成电路133a和133b中的每一个的配置与图6中的中压生成电路相同。具体地，中压生成电路133a包括电源节点bias0、nmos晶体管mnp0和pmos晶体管mpc0。电源节点bias0、nmos晶体管mnp0和pmos晶体管mpc0分别对应图6中的中压生成电路133中的电源节点bias、nmos晶体管mnp和pmos晶体管mpc。类似地，中压生成电路133b包括电源节点bias1、nmos晶体管mnp1和pmos晶体管mpc1。电源节点bias1、nmos晶体管mnp1和pmos晶体管mpc1分别对应图6中的中压生成电路133中的电源节点bias、nmos晶体管mnp和pmos晶体管mpc。在图12中，提供了电源控制信号生成电路134，为中压生成电路133a和133b所共用。具体地，电源控制信号生成电路134向中压生成电路133a的nmos晶体管mnp0的栅极和中压生成电路133b的nmos晶体管mnp1的栅极提供共用控制信号biasg。电源控制信号生成电路134向中压生成电路133a的pmos晶体管mpc0的栅极和中压生成电路133b的pmos晶体管mpc1的栅极提供共用控制信号biasc。图12中的其它点与图6中的点一样。因此，相同或对应的部分用相同的附图标记表示，并且不再重复其描述。[负电压电平移位器的操作]中压生成电路133a和中压生成电路133b仅在内部mos晶体管的尺寸方面彼此不同，但是在电路配置方面是相同的。因此，中压生成电路133a的电源节点bias0的电压和中压生成电路133b的电源节点bias1的电压在dc电压方面是相同的。但是，电源节点bias0在vdd-vbias电平移位器132执行反相操作时的压降与电源节点bias1在负电压电平移位器131执行反相操作时的压降存在差异。一般，后一级中负电压电平移位器主体131消耗的电流比前一级中vdd-vbias电平移位器132大得多。因此，当电平移位器131和132功效共用电源时，与后一级中负电压电平移位器主体131的操作相关联的电源节点bias1的压降可能达到前一级中vdd-vbias电平移位器132的电源节点bais0，从而影响前一级中vdd-vbias电平移位器132的操作。在第二实施例的情况下，电源节点bias0和电源节点1是彼此分开的，因此不会发生上述的达到该压降的现象。[第二实施例的有益效果]如上所述，根据第二实施例，用于前一级中vdd-vbias电平移位器132的中压生成电路133a和用于负电压电平移位器主体131的中压生成电路133b是彼此分开提供的。因此，用于vdd-vbias电平移位器132的电源节点bias0和用于负电压电平移位器主体131的电源节点bias1是彼此分开的。这样，由其中一个电平移位器的反相操作引起的电源噪音不会到达另一个电平移位器的电源节点，从而能够实现电平移位器的稳定反相操作。进一步地，由于vdd-vbias电平移位器132与负电压电平移位器主体131之间的电流消耗差异大，因此可以根据中压生成电路133a和133b中的对应中压生成电路中的对应电平移位器的电流消耗来设置mos晶体管的适当尺寸。第三实施例第一和第二实施例是基于负电压电平移位器主体131的正电源节点up的电压和前一级中的vdd-vbias电平移位器132的正电源节点up的电压处于相同的电平。然而，这两个电压不一定处于相同的电平。这是因为，对于负电压电平移位器主体131而言，可以在输入信号intp和intn的高电平高于正电源节点up的电压电平时，完全断开输入pmos晶体管mpinp和mpinn。第三实施例描述了将用于负电压电平移位器主体131的电源电压和用于前一级中vdd-vbias电平移位器的电源电压设置成处于不同电平的示例。[负电压电平移位器的配置]图13图示了根据第三实施例的半导体装置中的负电压电平移位器的配置。参照图13，图13中的负电压电平移位器130c与图12中的负电压电平移位器130b的不同之处在于：将电源控制信号生成电路134分为用于前一级中vdd-vbias电平移位器132的电源控制信号生成电路0(134a)和用于后一级中负电压电平移位器主体131的电源控制信号生成电路1(134b)。因此，电源控制信号生成电路0(134a)提供控制信号biasc0和biasg0给中压生成电路133a。电源控制信号生成电路1(134b)独立于电源控制信号生成电路0(134a)提供控制信号biasc1和biasg1给中压生成电路133b。通过上述配置，可以使控制信号biasc0和biasg0的值不同于控制信号biasc1和biasg1的值。因此，可以使提供给前一级中vdd-vbias电平移位器132的正电源节点up的中压vbias0和提供给负电压电平移位器主体131的正电源节点up的中压vbias1互不相同。但是，必须满足vbias0>vbias1。图13中的其它点与图12中的点一样。因此，相同或对应的部分用相同的附图标记表示，并且不再重复其描述。[第三实施例的有益效果]通过采用图13中的配置，当从负电压电平移位器主体131的击穿电压角度看，从前一级中vdd-vbias电平移位器132的稳定操作的角度确定出的中压vbias0太高时，可以设置提供给负电压电平移位器主体131的中压vbias1以满足vbias1<vbias0。从而，可以减小施加到负电压电平移位器主体131中的mos晶体管的最大电压vbias1-vee。第四实施例第一至第三实施例是基于施加到负电压电平移位器主体131的正电源节点up的电压是高于低电源电压vdd的中压vbias。但是，当由负电压电平移位器驱动的负载较大时，需要使生成中压vbias的中压生成电路131中使用的mos晶体管的尺寸变大，这在面积方面上是不利的。第四实施例描述了通过限制负电压电平移位器的使用条件可以使施加到负电压电平移位器主体131的正电源节点up的电压回到从外部提供的低电源电压vdd。[负电压电平移位器的整体配置]图14图示了根据第四实施例的半导体装置中的负电压电平移位器的配置。参照图14，图14中的负电压电平移位器130d与图12中的负电压电平移位器130b的不同之处在于：移除了用于负电压电平移位器主体131的中压生成电路133b，取而代之，提供低电源电压vdd给负电压电平移位器主体131的正电源节点up。进一步地，在第四实施例的情况下，改变了vdd-vbias电平移位器132的一部分配置。在第一至第三实施例中描述的vdd-vbias电平移位器132的配置存在缺点的原因如下。提供负电压电平移位器主体131中的用于接收输入信号intp或intn的pmos晶体管(例如，图7中的输入pmos晶体管mpinp和mpinn)的驱动能力取决于栅极-源极电压vgs的绝对值|vgs|。具体地，|vgs|＝正电源节点up的电压-输入信号intp或intn的下限电压...(2).在第一至第三实施例的情况下，输入信号intp和inpn的下限电压(即低电平)是地电压vss。因此，当正电源节点up的电压设置为低电源电压vdd时，栅极-源极电压的绝对值|vgs|为vdd-vss。因此，当低电源电压vdd较低时，不能充分获得输入pmos晶体管的驱动能力，从而输入pmos晶体管可能无法正常操作。为了解决这个问题，在第一至第三实施例中，通过将正电源电压节点up的施加电压设置为中压vbias(>vdd)来增大输入pmos晶体管的栅极-源极电压|vgs|。在第四实施例中，正电源节点up的电压不能改变为除了低电源电压vdd之外的其它电压。因此，将输入信号intp和intn的下限电压改变为低于地电压vss的vbb以解决上述问题。这里，vbb被视为处于比-1v更浅的负电压电平。因此，前一级中的vdd-vbias电平移位器132将vdd/vss电平输入信号inp和inn转换为vbias/vbb电平信号。向vdd/vbias电平移位器132的正电源节点up施加中压vbias。向其负电源节点un施加浅负电压vbb。当生成浅负电压vbb的电源无效时，负电源节点un的电压为地电压vss。从而，负电压电平移位器主体131的输入信号intp和intn为vbias/vbb电平信号。因此，即使施加到正电源节点up的电压为低电源电压vdd，也可以允许负电压电平移位器主体131稳定操作。[vdd-vbias电平移位器的配置示例]图15是图示图14中的vdd-vbias电平移位器的配置示例的电路图。图15中的vdd-vbias电平移位器132与图9中的vdd-vbias电平移位器132的不同之处在于：前者还包括位于交叉耦合pmos晶体管mpccp和mpccn(192)与输入nmos晶体管mninp和mninn(191)之间的交叉耦合nmos晶体管mnccp和mnccn(193)。具体地，交叉耦合nmos晶体管mnccp耦合在pmos晶体管mpccp和与其串联的输入nmos晶体管mninp之间。交叉耦合nmos晶体管mnccn耦合在pmos晶体管mpccn和与其串联的输入nmos晶体管mninn之间。交叉耦合nmos晶体管mnccp和mnccn的栅极和漏极是交叉耦合的。交叉耦合nmos晶体管mnccp和mnccn的背栅极被耦合至负电源节点un。输出信号outp从在pmos晶体管mpccp与交叉耦合nmos晶体管mnccp之间的耦合节点195输出。输出信号outn从在pmos晶体管mpccn与交叉耦合nmos晶体管mnccn之间的耦合节点196输出。在上述配置中，交叉耦合nmos晶体管mnccp和mnccn对于阻止直通电流在正电源节点up与负电源节点un之间流动是必要的。因为施加到负电源节点un的电压设置为比地电压vss更浅的负电压vbb，所以即使在输入信号inp或inn处于低电平(地电压vss)时也跨越每个输入nmos晶体管mninp或mninn的栅极和源极施加vss-vbb的电压。因此，输入nmos晶体管mninp或mninn可以不完全断开。另一方面，跨越交叉耦合nmos晶体管mnccp和mnccn中的一个交叉耦合nmos晶体管的栅极和源极的电压变成0v。因此，可以避免直通电流。[负电压电平移位器主体的配置示例]在不做任何改变的情况下，图7所示的没有击穿电压弛缓的负电压电平移位器主体131可以用于图14中的负电压电平移位器130d。同时，必须对图8所示的具有击穿电压弛缓的负电压电平移位器主体131进行部分改变以便用于图14中的负电压电平移位器130d。下面将参照附图对所需改变进行描述。图16是图示图14中的负电压电平移位器主体的配置示例的电路图。图16中的负电压电平移位器主体131与图8中的负电压电平移位器主体131的不同之处在于：向击穿电压弛缓pmos晶体管mpe1p、mpe1n、mpe2p和mpe2n的栅极施加浅负电压vbb而非地电压vss。图16中的其它点与图8中的点一样。因此，相同或对应的部分用相同的附图标记表示，并且不再重复其描述。假设向击穿电压弛缓pmos晶体管mpe1p和mpe1n的栅极施加地电压vss。在这种情况下，击穿电压弛缓pmos晶体管mpe1p和mpe1n干扰负电压电平移位器主体131的操作，从而失去了通过将输入信号inp和inn的低电平降低到浅低负压vbb而提供的效果。为了防止这种情况，需要将击穿电压弛缓pmos晶体管mpe1p、mpe1n、mpe2p和mpe2n的栅极电压从地电压vss改变为浅负电压vbb。[负电压电平移位器的使用条件]在第四实施例中，负电压电平移位器主体131的输出信号outp和outn处于vdd/vee电平。因此，上述的负电压电平移位器130不能用于控制切换nmos晶体管以用于允许vss电平信号从其中通过。这是因为在这种情况下的栅极-源极电压vgs是vdd-vss，因此当vdd低时不能获得足够的栅极-源极电压vgs。然而，在允许处于负电压电平的信号通过的情况下，即，在当信号的电压电平为地电压vss时关闭开关而在电压电平为负电压时打开开关的情况下，上述负电压电平移位器130d可以用于控制切换nmos晶体管。具体地，在负高压电压无效(vee＝vss)时，使负电压电平移位器130d的输出信号处于低电平(vss)，从而关闭nmos晶体管开关。在负高压电源有效(vee<vss)时，使负电压电平移位器130d的输出信号处于高电平(vdd)，从而使切换nmos晶体管的栅极-源极电压为vdd-vee。当vee加深到某种程度时，充分确保了栅极-源极电压vgs。因此，可以打开nmos晶体管。当负电压电平移位器130d被反相时，负电压电平移位器130d的输入信号inp和inn在负高压电源无效时被切换。在这种状态下，切换nmos晶体管的栅极-源极电压vgs为vdd-vss。因此，切换nmos晶体管不能允许信号稳定地从其中通过。其后，当负高压电源启动时，负电压电平移位器主体131在当负高压vee变深到某种程度时反相。在这种状态下，切换nmos晶体管的栅极-源极电压vgs为vdd-vee。因此，切换nmos晶体管可以允许信号稳定地从其中通过。[第四实施例的有益效果]如上所示，第四实施例已经描述了，如果负电压电平移位器的使用条件被限制，那么可以使负电压电平移位器的正电源节点up的电压从中压vbias回到低电源电压vdd。相应地，不再需要用于电平移位器主体的中压生成电路，因此可以大大地减小负电压电平移位器的布局面积。第五实施例在第一至第四实施例中，在电源控制信号生成电路134中的恒定电流源i1和i2一直在操作。因此，产生了恒定的dc电流功耗。然而，在没有生成负电压的状态下，当无需使负电压电平移位器操作时，该恒定电流是不必要的电流。第五实施例描述了具有使电源控制信号生成电路134中的恒定电流源i1和i2停止的功能的负电压电平移位器130e的配置。[负电压电平移位器的整体配置]图17图示了根据第五实施例的半导体装置中的负电压电平移位器的配置。图17中的负电压电平移位器130e与图6中的负电压电平移位器130的不同之处在于：增加了使能信号en和放电信号disc，并且前一个电平移位器130e还包括vdd-vcc电平移位器135a和135b。使能信号en是用于确定负电压电平移位器130e的操作时间周期的控制信号。放电信号disc是用于确定通过控制信号biasc使电源节点bias的电荷放电的时序的信号。vdd-vcc电平移位器135a和135b中的每个将vdd/vss电平信号转换成vcc/vss电平。具体地，vdd-vcc电平移位器135a将vdd/vss电平放电信号disc转换成vcc/vss电平放电信号discp，并且将放电信号discp输出到电源控制信号生成电路134。vdd-vcc电平移位器135b将vdd/vss电平使能信号en转换成互补的vcc/vss电平使能信号enp和enn，将使能信号enp输出到电源控制信号生成电路134和vdd-vbias电平移位器132，并且将使能信号enn输出到vdd-vbias电平移位器132。进一步地，电源控制信号生成电路134附加地提供有切断恒定电流源的功能，并且前一级中的vdd-vbias电平移位器132附加地提供有当停止时固定输出的功能。下面将描述这些电路组件的具体配置的示例。图17中的负电压电平移位器130e的其它点与图6中的负电压电平移位器130的点一样。因此，相同或对应的部分用相同的附图标记表示，并且不再重复其描述。[vdd-vbias电平移位器的配置示例]图18是图示图17中的vdd-vbias电平移位器的配置示例的电路图。图18中的vdd-vbias电平移位器132与图9中的vdd-vbias电平移位器132的不同之处在于：前者还包括上拉pmos晶体管mppu和下拉nmos晶体管mnpd，上拉pmos晶体管mppu和下拉nmos晶体管mnpd当电平移位器132停止时固定输出，以及当输出固定时防止直通电流的切断nmos晶体管mnswp和mnswn。上拉pmos晶体管mppu耦合在vcc节点与用于输出输出信号outn的耦合节点196之间。向上拉pmos晶体管mppu的栅极输入使能信号enp。上拉pmos晶体管pmos的背栅极被耦合至vcc节点。下拉nmos晶体管mnpd耦合在用于输出输出信号outp的耦合节点195与vss节点之间。向下拉pmos晶体管mnpd的栅极输入使能信号enn。下拉nmos晶体管pmos的背栅极被耦合至vss节点。切断nmos晶体管mnswp和mnswn(194)分别耦合至输入nmos晶体管mninp和mninn(191)和负电压节点un。向输入nmos晶体管mninp和mninn的栅极输入使能信号enp。切断nmos晶体管mnswp和mnswn的背栅极被耦合至负电源节点un。图18中的其它点与图9中的点一样。因此，相同或对应的部分用相同的附图标记表示，并且不再重复其描述。[电源控制信号生成电路的配置示例]图19是图示图17中的电源控制信号生成电路的配置示例的电路图。图19中的电源控制信号生成电路134与图10中的电源控制信号生成电路134的不同之处在于：前者还包括切换nmos晶体管mnsw1、mnsw2和mnsw3、切换pmos晶体管mpsw3和nmos晶体管mndis。切换nmos晶体管mnsw1、mnsw2和mnsw3被提供以用于当负电压电平移位器130e停止时分别切断电流路径222、223和224。具体地，切换nmos晶体管mnsw1被耦合在nmos晶体管mnr和与其串联的电流源i1之间的电流路径222上。切换nmos晶体管mnsw2被耦合在pmos晶体管mpr和与其串联的vss节点之间的电流路径223上。切换nmos晶体管mnsw3被耦合在nmos晶体管mnm2b和与其串联的电流源i2之间的电流路径224上。向切换nmos晶体管mnsw1、mnsw2和mnsw3的栅极输入使能信号enp。切换nmos晶体管mnsw1、mnsw2和mnsw3的背栅极被耦合至相应的源极。pmos晶体管mpsw3被提供以用于当负电压电平移位器130e停止时将控制信号baisg的值固定到中电源电压vcc。具体地，切换pmos晶体管mpsw3耦合在用于输出控制信号biasg的耦合节点210与vcc节点之间。向pmos晶体管mpsw3的栅极输入使能信号enp。pmos晶体管mpsw3的背栅极被耦合至vcc节点。nmos晶体管mndis被提供以用于当负电压电平移位器130e停止时经由用于提供控制信号biasc的信号线266来拉出电荷。具体地，nmos晶体管mndis耦合在信号线226与vss节点之间。向nmos晶体管mndis的栅极输入放电信号discp。nmos晶体管mndis的背栅极被耦合至vss节点。[负电压电平移位器的操作]图20是用于说明图17中的负电压电平移位器的操作的时序图。参照图17至图20对负电压电平移位器130e的操作进行描述。在下面的描述中，高电平称为“h”，低电平称为“l”。首先，在时间t1前负电压电平移位器没有操作的状态下，en＝“l”，并且disc＝“l”。因此，图19中的电流路径222、223和224均由切换nmos晶体管mnsw1、mnsw2和mnsw3切断。同样，控制信号biasg和biasc的值均通过图19中的pmos晶体管mpsw3和nmos晶体管mndis固定到中电源电压vcc。进一步地，在图18的vdd-vbias电平移位器132中，使能信号enp是“l”，并且使能信号enp是“h”。因此，耦合节点195固定到地电压vss，并且耦合节点196固定到中电源电压vcc。相应的，vdd-vbias电平移位器132的输出信号outp和outn分别固定到vss和vcc，负电压电平移位器131的输入信号intp和intn分别固定到vss和vcc，并且输出信号outp和outn分别固定到vss和vcc。在时间t1时，将en设置为“h”以便使负电压电平移位器130e操作。从而，解除了图19中所有电流路径的断开以及对输出的固定。因此，输入信号intp和intn的高电平和输出信号outp和outn的高电平从中电源电压vcc降低到中压vbias。从而，使负电压电平移位器130e的反相操作成为可能。放电信号disc和使能信号en一起在时间t1时被限制到“h”电平，但是在经过预定时间之后的时间t2时被限制到“l”电平。原因如下。因为控制信号biasc的值在初始状态下为vcc，所以在启动正常状态时需要将电荷从用于提供控制信号biasc的信号线226中拉出。然而，在图10的电源控制信号生成电路134中，用于将电荷从信号线226中拉出的路径只有电流路径224。此外，在电流路径224中存在恒定电流源i2。因此，在使控制信号biasc的值稳定变成中压vbias之前需要太多时间。因此，将信号线226的电荷经由nmos晶体管mndis一次释放到大约vss，随后使放电信号disc处于“l”，并且以使控制信号baisc的值变成大约vbias的方式对信号线226进行充电。这种方法可以使控制信号biasc的值快速稳定。在图20中，只有在从时间t1到时间t2的时间段期间，将放电信号disc限制到“h”电平。其后，在负电源节点un的电压为vss和vee这两种情况下，可以使负电压电平移位器反相。在图20的情况下，通过在时间t3时激活负高压电源来产生负高压vee，并且使负电源节点un的电压变成vee(<vss)；随后，在时间t4和时间t5时使输入信号inp反相。随后，在时间t6时停止负高压电源的操作。因此，负电源节点un的电压回到地电压vss。在时间t7时，为了完成操作，在停止负高压电源的同时使使能信号的值处于“l”电平。因此，负高压电平移位器进入准备状态。换言之，图19中的电流路径222、223和224断开，并且输出信号baisg和baisc均固定到vcc。同时，图18中的内部耦合节点195和196的电压固定在未被选择的侧上。输入信号intp和intn的高电平和输出信号outp和outn的高电平从中电源电压vcc(>vbias)变化到中压vbias。[第五实施例的有益效果]如上所述，根据第五实施例，当未使用负高压电平移位器时，通过电源控制信号生成电路134可以停止电流消耗。因此，在负高压电源没有产生负电压的状态下，可以减少不必要的电流消耗。第六实施例第一至第五实施例说明了图8或图16中的击穿电压弛缓电平移位器可以用于弛缓负电压电平移位器主体131的击穿电压。这些击穿电压弛缓电平移位器的问题在于，由于驱动器级170中的击穿电压弛缓电路具有两级配置的pmos晶体管和nmos晶体管，所以面积变大。具体地，对于击穿电压弛缓电路中的nmos晶体管，还需要考虑对衬底的击穿电压弛缓。因此，需要单独的阱，并且面积的增加变得非常大。第六实施例说明了已经解决了该问题的负电压电平移位器。[负电压电平移位器的整体配置]图21图示了根据第六实施例的半导体装置中的负电压电平移位器的配置。图21中的负电压电平移位器130f与图17中的负电压电平移位器130e的不同之处在于：增加了使负电压电平移位器主体131的输入信号intp和intn处于“h”电平的功能。具体地，在图21的情况下，将前一级中的vdd-vbias电平移位器312分成用于转换输入信号intp的vdd-vbias电平移位器132a和用于转换输入信号intn的vdd-vbias电平移位器132b。这些电平移位器可以彼此独立地控制。进一步地，增加了逻辑电路145，该逻辑电路145以使输入信号intp和intn在击穿电压弛缓控制信号noemi＝“h”时处于“h”电平的方式来控制输入信号inpp、inpn、innp、和innn(换言之，在负高电源电压有效时，击穿电压弛缓有效)。在图21的示例中，逻辑电路145包括以低电源电压vdd操作的反相器140、142和143、以及以低电源电压vdd操作的与非门141和147。更具体地，通过与非门147和反相器142将输入信号inp和击穿电压弛缓控制信号noemi的逻辑与输入到vdd-vbias电平移位器132a作为输入信号innp。将通过使输入信号inp和击穿电压弛缓控制信号noemi的逻辑与反相而获得的信号输入到vdd-vbias电平移位器132a作为输入信号inpn。类似地，将通过与非门141和反相器140和143使输入信号inp和击穿电压弛缓控制信号noemi的逻辑与反相而获得的信号输入到vdd-vbias电平移位器132b作为输入信号innp。将输入信号inp和击穿电压弛缓控制信号noemi的逻辑与输入到vdd-vbias电平移位器132b作为输入信号innn。因为图21中的vdd-vbias电平移位器132a和132b的每个的配置与参照图18描述的vdd-vbias电平移位器相同，所以不再重复其描述。[负电压电平移位器主体的配置示例]图22是图示图21中的负电压电平移位器主体的配置示例的电路图。图22中的负电压电平移位器主体131附加地提供有能够当击穿电压弛缓控制信号noemi处于高电平(即击穿电压弛缓有效)时使驱动器级170的正电源节点upp和upn为地电压vss的功能。因此，即使在不包括击穿电压弛缓电路的驱动器级170的配置中，也可以实现对驱动器mos晶体管的击穿电压弛缓。参照图22，负电压电平移位器131包括电平移位器级150和驱动器级170。电平移位器级150包括输入电路181和182、锁存电路180以及上拉pmos晶体管mppup和mppun。输入电路181包括输入pmos晶体管mpinp和输入nmos晶体管mninp。输入pmos晶体管mpinp和输入nmos晶体管mninp依次串联耦合在正电源节点up与vss节点之间。将输入信号intp输入到输入pmos晶体管mpinp的栅极和输入nmos晶体管mninp的栅极。输入pmos晶体管mpinp和输入nmos晶体管mninp的背栅极耦合至相应的源极。在输入pmos晶体管mpinp与输入nmos晶体管mninp之间的耦合节点upn用作用于锁存电路180和驱动器级170的第一电源节点upn。类似地，输入电路182包括输入pmos晶体管mpinn和输入nmos晶体管mninn。输入pmos晶体管mpinn和输入nmos晶体管mninn依次串联耦合在正电源节点up与vss节点之间。将输入信号intn输入到输入pmos晶体管mpinn的栅极和输入nmos晶体管mninn的栅极。输入pmos晶体管mpinn和输入nmos晶体管mninn的背栅极耦合至相应的源极。在输入pmos晶体管mpinn与输入nmos晶体管mninn之间的耦合节点upp用作用于锁存电路180和驱动器级170的第二电源节点upp。锁存电路180包括交叉耦合pmos晶体管mpccp和mpccn、交叉耦合nmos晶体管mnccp和mnccn、以及下拉nmos晶体管mnpdp和mnpdn。pmos晶体管mpccp、交叉耦合nmos晶体管mnccp和下拉nmos晶体管mnpdp依次串联耦合在正电源节点upn与负电源节点un之间。类似地，pmos晶体管mpccn、交叉耦合nmos晶体管mnccn和下拉nmos晶体管mnpdn依次串联耦合在正电源节点upp与负电源节点un之间。在下面的描述中，在pmos晶体管mpccp与交叉nmos晶体管mnccp之间的耦合节点称为cnn，并且在pmos晶体管mpccn与交叉耦合nmos晶体管mnccn之间的耦合节点称为ccp。交叉耦合pmos晶体管mpccp和mpccn的栅极和源极是交叉耦合的。交叉耦合pmos晶体管mpccp的背栅极耦合至正电源节点upn。pmos晶体管mpccn的背栅极耦合至正电源节点upp。交叉耦合nmos晶体管mnccp和mnccn的栅极和源极是交叉耦合的。交叉耦合nmos晶体管mnccp和mnccn的背栅极被耦合至负电源节点un。下拉nmos晶体管mnpdp的栅极耦合至正电源节点upp，并且其背栅极耦合至负电源节点un。下拉nmos晶体管mnpdn的栅极耦合至正电源节点upn，并且其背栅极耦合至负电源节点un。上拉pmos晶体管mppup耦合在耦接节点ccn与正电源节点upn之间。上拉pmos晶体管mppup的栅极耦合至vss节点，并且其背栅极耦合至正电源节点upn。上拉pmos晶体管mppun耦合在耦接节点ccp与正电源节点upp之间。上拉pmos晶体管mppu的栅极耦合至vss节点，并且其背栅极耦合至正电源节点upp。驱动器级170的配置与图7中的不包括击穿电压弛缓电路的驱动器级170相同。驱动器pmos晶体管mpdrp和驱动器nmos晶体管mndrp中的每个的栅极耦合至耦合节点ccn。驱动器pmos晶体管mpdrn和驱动器nmos晶体管mndrn的每个的栅极耦合至耦合节点ccp。[负电压电平移位器的操作]下面将参照图21和图22对负电压电平移位器130f的操作进行描述。首先，在击穿电压无效(即击穿电压弛缓控制信号noemi＝“l”)的情况下，当将“h”电平输入作为负电压电平移位器130f的输入信号inp时，intp＝"h"并且intn＝"l"。通过输入电路181和182的操作，正电源节点upp的电压变成等于正电源节点up的电压，并且正电源节点upn的电压变成地电压vss。因此，耦合节点ccp的电压通过上拉pmos晶体管mppun上拉到正电源节点up的电压。耦合节点ccn的电压通过下拉nmos晶体管mnpdp下拉到负电源节点un的电压。当耦合节点ccp和ccn的电压变化到一定程度时，通过由交叉耦合mos晶体管mpccp、mncp、mpccn和mnccn配置的锁存电路180切断直通电流。驱动器级170输出“h”电平作为输出信号outp。因为正电源节点upp的电压等于正电源节点up的电压，所以输出信号outp的电压电平等于正电源节点up的电压。进一步地，驱动器级170输出“l”电平作为输出信号outn。虽然正电源节点upn的电压等于地电压vss，但是输出信号outn的电压电平等于负电源节点un的电压。接下来，当负电压电平移位器130f的输入信号inp从“h”电平变化到“l”电平时，输入信号intp和intn分别变化到“l”电平和“h”电平。因此，耦合节点ccp的电压通过下拉nmos晶体管mnpdn下拉到负电源节点un的电压。耦合节点ccn的电压通过上拉pmos晶体管mppup上拉到正电源节点up的电压。当耦合节点ccp和ccn的电压变化到一定程度时，使锁存电路180反相以进入稳定状态。在这种情况下，正电源节点upp的电压变成等于地电压vss，并且正电源节点upn的电压变成等于正电源节点up的电压。同时，输出信号outp的电压电平等于负电源节点un的电压，并且输出信号outn的电压电平等于正电源节点up。接下来，在负电源节点un的电压低于地电压vss的情况下，当击穿电压弛缓变成有效(即击穿电压弛缓控制信号noemi＝“h”)时，输入信号intp和intn变成“h”电平。因此，正电源节点upp和upn的电压变成等于地电压vss。在这种情况下，不能接收输入信号。然而，由于数据保持在锁存电路180中，输出根据保持在锁存电路180中的数据变成outp/outn＝vss/un或un/vss。图23是用于说明图21中的负电压电平移位器的具体操作的时序图。下面将参照图19和图21至图23对负电压电平移位器130f的操作进行描述。首先，在时间t1时，使能信号en变成“h”电平，从而解除了对负电压电平移位器130f的输出的固定，并且负电压电平移位器130f变得可操作。因此，使输入信号intp和intn以及输出信号outp和outn的输出从中电源电压vcc降低到中压vbias。进一步地，在时间t1时，放电信号disc变成“h”电平，从而使用于提供控制信号biasc的信号线226放电，直到放电信号在时间t2时变成“l”电平。随后，在时间t3时，通过激活负高压电源来产生负高压，并且将负电源节点un的电压降低到vee(不需要击穿电压弛缓的电平)。在时间t4时，使输入信号inp反相，从而使输入信号intp和intn以及输出信号outp和outn反相。在负高压变得更深前的时间t5时，通过使击穿电压弛缓控制信号noemi处于“h”电平来使击穿电压弛缓有效。因此，输入信号intp和intn变成vss，并且输出信号outp和outn的高电平从中压vbias变化到地电压vss。随后，在时间t6时，负电源节点un的电压进一步降低到vee2(需要击穿电压弛缓的电平)。在时间t7时，负电源节点un的电压从vee2回到vee。然后，在负电源节点un的电压回到vee后的时间t8时，使击穿电压弛缓控制信号noemi处于“l”电平以解除击穿电压弛缓。从而，输入信号intp和intn的“h”电平从地电压vss回到中压vbias。同样，输出信号outp和outn的“h”电平从地电压vss回到中压vbias。在这种情况下，可以使输入信号inp反相。在时间t9时，当输入信号inp反相时，与该反相相关联也使输入信号intp和intn以及输出信号outp和outn反相。在时间t10时，停止负高压电源的操作。因此，负电源节点un的电压从负高压vee回到地电压vss。在停止负高压电源之后，当使能信号en在时间t11时处于“l”电平时，负电压电平移位器130f的输出被固定，并且输入信号intp和intn以及输出信号outp和outn中的每个信号的“h”电平从中压vbias回到中电源电压vcc。[第六实施例的有益效果]根据上述的负电压电平移位器130f的配置，负电压电平移位器主体131的输入信号intp和intn的电压电平处于“h”电平，从而将负电源电平移位器本体131的驱动器级170的正电源节点upp和upn降低到地电压vss。因此，可以弛缓驱动器mos晶体管的击穿电压，而无需将击穿电压弛缓mos晶体管插入到驱动器级170中。相应地，可以省略占据大面积的击穿电压弛缓mos晶体管，从而可以将负电压电平移位器配置得相对小。在上文中，已经通过实施例的方式具体描述了本申请的发明人做出的本发明。但是，当然可以理解的是，本发明不限于上述实施例，并且可以在不脱离其主旨的范围内以各种方式对本发明进行改变。当前第1页12