用来进行决策反馈均衡器自适应控制的装置的制作方法

本发明涉及数据传输，尤其涉及一种用来进行决策反馈均衡器(decisionfeedbackequalizer，可简称为“dfe”)自适应(adaptation)控制的装置。

背景技术：

传统的dfe架构在信道频带受限的高速通信中可发挥着关键作用，但是传统的dfe架构并不完美。相关技术中提出了一些方案以尝试解决传统dfe架构中存在的问题。然而，这些方案可能发生额外的问题。因此，需要一种新颖的架构，以便在避免引入额外问题的情况下，提升电子装置的效能。

技术实现要素：

本发明的目的之一在于提供一种用来进行决策反馈均衡器(decisionfeedbackequalizer，简称“dfe”)自适应控制的装置，以解决传统dfe架构中存在的问题。

本发明的另一目的在于提供一种用来进行dfe自适应控制的装置，以在不引入额外问题的情况下，提升接收器及相关电子装置的效能。

本发明在至少一优选实施例中提供一种用来进行dfe自适应控制的装置，其中所述装置可应用于(applicableto)接收器。所述装置可包含多个运算(arithmetic)电路、多个判决器(slicer)、多个采样保持(sampleandhold)电路、一相位检测器(phasedetector)以及一控制电路，其中所述多个运算电路可包含一第一运算电路与一第二运算电路，所述判决器包含一数据判决器、一组边沿(edge)判决器以及一误差判决器。所述数据判决器以及所述误差判决器可耦接至所述第一运算电路，所述组边沿判决器可耦接至所述第二运算电路，所述多个采样保持电路可耦接至所述数据判决器，所述相位检测器可耦接至所述组边沿判决器、且耦接至所述多个采样保持电路的其中之一，并且所述控制电路可耦接至所述第一运算电路、所述数据判决器、所述误差判决器以及所述多个采样保持电路。举例来说，所述第一算数电路可将所述接收器的一数据信号减去一第一反馈信号以产生一第一信号，以及所述第二运算电路可将所述数据信号减去一第二反馈信号以产生一第二信号。另外，所述多个判决器可用来产生多个采样值。尤其，所述数据判决器可判决所述第一信号以产生一第一数据采样值，所述组边沿判决器可依据至少一参数判决所述第二信号以产生一组边沿采样信号，所述误差判决器可依据另一参数判决所述第一信号以产生一误差采样值。此外，所述多个采样保持电路可依据所述第一数据采样值进行采样保持操作以产生多个第二数据采样值，其中所述第一反馈信号代表所述多个第二数据采样值的一第一线性组合，以及所述第二反馈信号代表所述多个第二数据采样值中的一部分第二数据采样值的一第二线性组合。所述相位检测器可依据所述组边沿采样信号中的至少一个、以及所述多个第二数据采样值中的一第二数据采样值来进行相位检测，以产生一相位调整信号，以供对一组时钟信号中的至少一个进行相位调整，其中所述组时钟信号用来进行关于判决操作的采样控制。更进一步，所述控制电路可至少依据所述误差采样值以及所述多个第二数据采样值产生多个参数值，且基于至少一预定规则动态地更新所述多个参数以进行所述dfe自适应控制，其中所述多个参数包含一误差调节另一参数、所述至少一一数据调节参数、一边沿调节第一参数以及一比例调节参数。例如，所述至少一边沿调节参数中的任一个的绝对值等于所述比例调节参数与所述数据调节第一参数的乘积。针对至少一数据模式(pattern)，所述控制电路可依据所述误差采样值的一暂存值是否符合一预定条件来选择性地将所述误差采样值取代为一预定值以控制所述另一误差调节参数与所述数据调节第一参数，以避免触发一不稳定效应，藉此避免所述接收器的异常操作。

本发明的好处之一是，本发明的装置可在较少副作用、或不造成副作用的状况下，妥善地解决既有的问题。另外，本发明的装置可在dfe自适应控制的过程中避免可能发生不稳定效应如雪球效应；另外本发明可进一步通过采样值修改或代换来自动地引导所述接收器中的时钟及数据恢复电路(clockanddatarecovery，简称“cdr”)达到最优稳定状态。因此，本发明的装置可有效提高相关电子装置的整体效能。

附图说明

图1为依据本发明一实施的一种用来进行dfe自适应控制的装置。

图2为依据本发明实施例的一种用来进行dfe自适应控制的方案。

图3绘示依据本发明一实施的一α调整方案。

图4绘示依据本发明另一实施例的一α调整方案。

图5绘示依据本发明一实施例的一h0调整方案。

图6绘示一不稳定效应的例子。

图7绘示依据本发明一实施例的一混和(hybrid)调整方案。

图8绘示依据本发明另一实施例的另一混和调整方案。

图9绘示依据本发明一实施例的一效能改善方案。

其中，附图标记说明如下：

101装置

110控制电路

112模式检测器

114参数调整模块

122多工器

124相位检测器

a11、a12、a1、a2运算电路

cmp(0)、cmp(+h0.5)、

cmp(-h0.5)、cmp(h0)判决器

sh1、sh2、…shn采样保持电路

m1、m2、…mn乘法器

sw1、sw2、sw3、sw4开关

clk_data、clk_edge时钟信号

data数据信号

din输入信号

ss(dk-1＝0)、ss(dk-1＝1)边沿采样信号

padj相位调整信号

h0、h0.5、h1、h2、h3、…hn、…、

+h0.5、-h0.5、h-1、…、α、αini参数

ek、xk、dk、dk-1、dk-2、…dk-n采样值

{0，1，1}、{1，0，0}、

{1，1，0}、{0，1，0}、

{1，0，1}、{0，0，1}数据模式

vdata数据电压值

vref参考电压

ek(h0.5)误差数据暂存值

具体实施方式

图1为依据本发明一实施例的一种用来进行dfe自适应控制的装置101，其中装置101可应用于(applicableto)一接收器。举例来说，装置101可以实施成一cdr装置，但本发明不限于此。装置101可包含多个运算电路诸如算数电路a11、a12、a1、a2等，多个开关诸如开关sw1、sw2、sw3、sw4等，多个判决器诸如判决器cmp(0)、cmp(+h0.5)、cmp(-h0.5)与cmp(h0)，多个采样保持(sampleandhold)电路(在图1标示为“s/h”，以求简明)诸如采样保持电路sh1、sh2、…shn等，多个乘法器诸如乘法器m1、m2、…mn等，一控制电路110以及一相位检测模块，其中控制电路110可包含一模式检测器112与一参数调整模块114，而所述相位检测模块可包含一多工器(multiplexer)122(在图1标示为“mux”，以求简明)与一相位检测器124。由于判决器cmp(0)、{cmp(+h0.5)，cmp(-h0.5)}与cmp(h0)可分别对应于一数据采样路径、一组边沿采样路径以及一误差采样路径，故这些判决器可分别称为一数据判决器cmp(0)、一组边沿判决器{cmp(+h0.5)，cmp(-h0.5)}以及一误差判决器cmp(h0)。尤其，数据判决器cmp(0)和误差判决器cmp(h0)可耦接至运算电路a11(举例来说，通过开关sw2)，所述组边沿判决器{cmp(+h0.5)，cmp(-h0.5)}可耦接至运算电路a12，采样保持电路sh1、sh2、…与shn可耦接至数据判决器电路cmp(0)，相位检测器124可耦接至所述组边沿判决器电路{cmp(+h0.5)，cmp(-h0.5)}(通过多工器122，如图1所示)、多工器控制端可耦接至采样保持电路sh1、sh2、…与shn的其中之一(例如采样保持电路sh1)，控制电路110可耦接至数据判决器cmp(0)、误差判决器cmp(h0)以及采样保持电路sh1、sh2、…与shn。

依据本实施例，运算电路a11可将所述接收器接收的之一数据信号data减去一第一反馈信号(例如通过其反相(inverted)输入端子“-”接收的信号)以产生一第一信号(例如通过其右侧端子输出的信号)，运算电路a12可将数据信号data减去一第二反馈信号(例如通过其反相输入端子“-”接收的信号)以产生一第二信号(例如通过其右侧端子输出的信号din)。另外，上述判决器cmp(0)、cmp(+h0.5)、cmp(-h0.5)与cmp(h0)可用来产生多个采样值dk、dk-1、dk-2、…dk-n，xk以及ek。由于采样值dk、dk-1、dk-2、…dk-n对应于所述数据采样路径，且采样值xk以及ek分别对应于所述边沿采样路径以及所述误差采样路径，故这些采样值可分别称为数据采样值dk、dk-1、dk-2、…dk-n、边沿采样值xk以及误差采样值ek。举例来说，数据判决器cmp(0)可依据一预定参数(例如一预定参数值诸如0)判决所述第一信号以产生一第一数据采样值(例如数据采样值dk)。所述组边沿判决器{cmp(+h0.5)，cmp(-h0.5)}可依据至少一参数(例如边沿调节参数{+h0.5，-h0.5})判决所述第二信号如信号din以产生一组边沿采样信号{ss(dk-1＝0)，ss(dk-1＝1)}。误差判决器cmp(h0)可依据另一参数(例如一数据调节参数h0)判决所述第一信号以产生误差采样值ek。此外，采样保持电路sh1、sh2、…与shn可依据所述第一数据采样值(例如数据采样值dk)进行采样保持操作以产生多个第二数据采样值诸如数据采样值dk-1、dk-2、…与dk-n。请注意，数据采样值dk、dk-1、dk-2、…dk-n分别代表不同时间点的数据采样值，其中数据采样值dk、dk-1、dk-2、…dk-n具有相同的来源即判决器cmp(0)，且属于该所述多个采样值。

基于图1所示架构(例如由诸如乘法器m1、m2、…与mn和运算电路a11、a12、a1与a2构成反馈路径)，所述第一反馈信号可代表所述多个第二数据采样值的一第一线性组合，诸如数据采样值dk-1、dk-2、…与dk-n的线性组合((h1*dk-1)+(h2*dk-2)+…+(hn*dk-n))，以及所述第二反馈信号可代表所述多个第二数据采样值中的一部分第二数据采样值(例如数据采样值dk-2、…与dk-n)的一第二线性组合，诸如数据采样值dk-2、…与dk-n的线性组合((h2*dk-2)+…+(hn*dk-n))。相位检测器124可依据所述组边沿采样值{ss(dk-1＝0)，ss(dk-1＝1)}中的至少一个(例如边沿采样信号ss(dk-1＝0)和/或ss(dk-1＝1))、以及该所述多个第二数据采样值中的一第二数据采样值(例如数据采样值dk-1)来进行相位检测，以产生一相位调整信号padj，以供对一组时钟信号clk_data与clk_edge中的至少一个(例如时钟信号clk_data和/或clk_edge)进行相位调整，其中所述组时钟信号clk_data与clk_edge可用来进行判决器(例如数据判决器cmp(0)、所述组边沿判决器{cmp(+h0.5)，cmp(-h0.5)}以及误差判决器cmp(h0)中的一个或多个)的采样控制。

在本实施例中，控制电路110可至少依据一误差采样值ek以及所述多个第二数据采样值诸如数据采样值dk-1、dk-2、…与dk-n产生多个参数值，且可基于至少一预定规则(例如一或多个预定规则)动态地更新所述多个参数以进行所述dfe自适应控制，其中所述多个参数可包含所述误差调节另一参数(例如参数h0)、边沿调节一参数(例如参数{+h0.5，-h0.5})、数据调节一第一参数(例如一参数h1)以及比例调节一参数(例如一参数α)。例如，上述边沿调节参数至少一参数中的任一个的绝对值(即|+h0.5|、|-h0.5|)等于所述比例调节参数与所述第一数据调节参数的乘积(诸如乘积(α*h1)或αh1)。在指定模式下，控制电路110可依据误差采样值ek的一暂存值ek(h0.5)是否符合一预定条件来选择性地将误差采样值ek取代为一预定值以控制所述误差调节参数与数据调节所述第一参数(例如参数h0与h1)，以避免触发一不稳定效应，藉此避免所述接收器的异常操作。相关方案在后续实施例中进一步说明，这些方案可应用于图1所示架构的接收器，尤其，装置101及其内的各个元件。

图2为依据本发明一实施例的一种用来进行dfe自适应控制的方案。举例来说，方案控制的所述多个参数可包含对应于多个数据采样时间点的一系列参数，诸如对应于目前时间点的参数h0、对应于正方向时间点的参数h1、h2、h3、…hn、…等以及对应于负方向中的时间点的参数h-1、…等，但本发明不限于此。如图2所示，参数-h0.5与h0.5可分别对应于两个边沿采样时间点，而这两个边沿采样时间点位于两个相邻的数据采样时间点的中间。通过调整某一参数诸如参数h0.5，控制电路110可修正一通过通信通道(communicationschannel)的信号，例如增加或减少所述信号。其中所述接收器的一前端电路(front-endcircuit)可通过所述通信通道从一传送器接收一有线或无线信号，以在图1所示架构的输入端子产生数据信号data。在某些实施例中，参数h-1、h0与h1可分别视为前标(pre-cursor)参数、主标(maincursor)参数与后标(post-cursor)参数，但本发明不限于此。

为了便于理解，对图1所示架构的某些实施细节另说明如下。依据某些实施例，运算电路a11与a12中的每一运算电路可包含一加法器、一减法器以及一反相器(inverter)中的任意组合。例如，上述每一运算电路可包含所述加法器以及所述反相器，，所述加法器可具有一第一输入端子(例如非反相输入端子“+”)、一第二输入端子与一输出端子，所述反相器可具有一输入端子(例如反相输入端子(“-”)与一输出端子，其中所述加法器的所述第二输入端子耦接至所述反相器的所述输出端子，且所述加法器的所述输出端子可用来作为上述每一算数电路的输出端子。又例如，上述每一运算电路可包含所述减法器，所述减法器可具有一第一输入端子(例如非反相输入端子“+”)、一第二输入端子(例如反相输入端子(“-”)与一输出端子，其中所述减法器的所述输出端子可用来作为上述每一运算电路的输出端子。请注意，在这些实施例中，运算电路a1与a2可实施成加法器。另外，控制电路110可耦接至相位检测器124，且依据相位调整信号padj对所述组时钟信号clk_data与clk_edge中的至少一个(例如时钟信号clk_data和/或clk_edge)进行所述相位调整。装置101可包含耦接至算数电路a11的多个采样控制开关(例如一或多个开关，诸如开关sw2可用来依据时钟信号clk_data为数据判决器cmp(0)进行采样控制，开关sw1可用来依据时钟信号clk_data为误差比较器cmp(h0)进行采样控制。装置101可包含耦接至运算电路a12的至少一第二开关(例如一或多个开关，诸如开关sw3与sw4)，其可用来依据时钟信号clk_edge为所述组边沿判决器{cmp(+h0.5)，cmp(-h0.5)}进行采样控制。此外，多工器122可耦接至所述组边沿剖析器电路{cmp(+h0.5)，cmp(-h0.5)}，且可依据所述第二数据采样值(例如数据采样值dk-1)来选择所述边沿采样信号{ss(dk-1＝0)，ss(dk-1＝1)}中的一个，以取得所述边沿采样信号所载(carry)的边沿采样值xk，其中相位检测器124可依据所述边沿采样值进行所述相位检测。例如，当数据采样值dk-1等于逻辑值0(dk-1＝0)时，所述边沿采样信号可代表边沿采样信号ss(dk-1＝0)。又例如，当数据采样值dk-1等于逻辑值1(dk-1＝1)时，所述边沿采样信号可代表边沿采样信号ss(dk-1＝1)。

依据某些实施例，模式检测器112可进行模式检测以判断数据信号data目前所载的数据是否符合特定数据模式。为了便于理解，上述至少一数据模式可包含数据模式{0，1，1}与{1，0，0}，但本发明不限于此。基于上述至少一预定规则，参数调整模块114可动态地更新所述多个参数以进行所述dfe自适应控制。举例来说，因应所述目前数据模式符合所述特定数据模式(例如数据模式{0，1，1}与{1，0，0}中的任何一个)的触发，参数调整模块114可依据误差采样值ek的暂存值ek(h0.5)是否符合所述预定条件来选择性地将误差采样值ek取代为所述预定值(例如某一逻辑值，诸如逻辑值0与1中的某一数值)以控制所述另一误差调节参数与所述第一数据调节参数(例如参数h0与h1)。例如若误差采样值ek的暂存值ek(h0.5)符合所述预定条件，控制电路110可将误差采样值ek取代为所述预定值(例如这个逻辑值)进而依据所述预定值控制所述误差调节另一参数与所述第一数据调节参数，否则，控制电路110可依据误差采样值ek控制所述另一误差调节参数与所述第一数据调节参数。

图3绘示依据本发明一实施例的一α调整方案。图3上半部所示的数据信号data可载有数据模式{0，1，1}。针对数据模式{0，1，1}，控制电路110(尤其，其内的参数调整模块114)可依据误差采样值ek调整参数α。例如，当误差采样值ek等于逻辑值0时(对应于时钟信号clk_data早的状况)，控制电路110可减少参数α。又例如，当误差采样值ek等于逻辑值1时(对应于时钟信号clk_data晚的状况)，控制电路110可增加参数α。再例如，当误差采样值ek在逻辑值0与1之间切换或跳动时(对应于时钟信号clk_data最佳化的状况)，控制电路110可固定参数α。这只是为了说明的目的而已，并非对本发明的限制。依据某些实施例，针对数据模式{0，1，1}，控制电路110(尤其，其内的参数调整模块114)可依据误差采样值ek的暂存值ek(h0.5)调整参数α。例如，当误差采样值ek的暂存值ek(h0.5)等于逻辑值0时(对应于时钟信号clk_data早的状况)，控制电路110可减少参数α。又例如，当误差采样值ek的暂存值ek(h0.5)等于逻辑值1时(对应于时钟信号clk_data晚的状况)，控制电路110可增加参数α。再例如，当误差采样值ek的暂存值ek(h0.5)在逻辑值0与1之间切换或跳动时(对应于时钟信号clk_data最佳化的状况)，控制电路110可固定参数α。

图4绘示依据本发明另一实施例的另一α调整方案。图4上半部所示的数据信号data可载有数据模式{1，0，0}。针对数据模式{1，0，0}，控制电路110(尤其，其内的参数调整模块114)可依据误差采样值ek调整参数α。例如，当误差采样值ek等于逻辑值1时(对应于时钟信号clk_data早的状况)，控制电路110可减少参数α。又例如，当误差采样值ek等于逻辑值0时(对应于时钟信号clk_data晚的状况)，控制电路110可增加参数α。再例如，当误差采样值ek在逻辑值0与1之间切换或跳动时(对应于时钟信号clk_data最佳化的状况)，控制电路110可固定参数α。这只是为了说明的目的而已，并非对本发明的限制。依据某些实施例，针对数据模式{1，0，0}，控制电路110(尤其，其内的参数调整模块114)可依据误差采样值ek的暂存值ek(h0.5)调整参数α。例如，当误差采样值ek的暂存值ek(h0.5)等于逻辑值1时(对应于时钟信号clk_data早的状况)，控制电路110可减少参数α。又例如，当误差采样值ek的暂存值ek(h0.5)等于逻辑值0时(对应于时钟信号clk_data晚的状况)，控制电路110可增加参数α。再例如，当误差采样值ek的暂存值ek(h0.5)在逻辑值0与1之间切换或跳动时(对应于时钟信号clk_data最佳化的状况)，控制电路110可固定参数α。

图5绘示依据本发明实施的一h0调整方案。为了便于理解，数据模式{0，1，1}可以作为所述目前数据模式的例子，但本发明不限于此。控制电路110(尤其，其内的参数调整模块114)可依据错误采样值ek调整参数h0。例如，当误差采样值ek在一时期内维持等于逻辑值1时(对应于数据信号data的电压值vdata大于参数h0的状况)，控制电路110可增加参数h0。又例如，当误差采样值ek在一时期内维持等于逻辑值0时(对应于数据信号data的电压值vdata小于参数h0的状况)，控制电路110可减少参数h0。再例如，当误差采样值ek切换，例如从逻辑值0转变至逻辑值1时(对应于参数h0找到、或数据信号data的电压值vdata趋近参数h0的状况)，控制电路110可固定参数h0。

依据某些实施例，数据信号data的电压值vdata可代表数据信号data的振幅在一时期内的平均值，但本发明不限于此。

图6绘示所述不稳定效应(诸如一雪球效应)的例子。为了便于理解，假设控制电路110的一特定功能不生效(例如被暂时禁用(disable)或没有实施)，但本发明不限于此。图6最左侧所示状况可以和图5最左侧所示状况相同。在参数h0找到的状况下，控制电路110可依据错误采样值ek调整参数α。例如，当误差采样值ek等于逻辑值1时(对应于时钟信号clk_data晚的状况)，控制电路110可增加参数α。这个调整(增加参数α)可能导致vdata<h0。如图6正中央所示，当误差采样值ek在逻辑值0与1之间切换或跳动时(对应于时钟信号clk_data找到或最佳化的状况)，控制电路110可固定参数α。由于vdata<h0，故控制电路110可藉由减少对应于参数h0的参考电压vref来减少参数h0，以尝试使数据信号data的电压值vdata趋近参数h0。于是，如图6最右侧所示，达到参数h0找到的状况。这个调整(减少参数h0)可能导致时钟信号clk_data晚的状况。图6正中央所示的状况以及图6最右侧所示状况之间的连续切换可称为雪球效应。

依据某些实施例，在所述特定功能生效(例如被启用(enable)或有实施)的状况下，控制电路110能避免触发所述不稳定效应如所述雪球效应，藉此避免异常操作。控制电路110可暂时地存储误差采样值ek的暂存值ek(h0.5)作为一第一误差采样值。暂时地存储误差采样值ek的暂存值ek(h0.5)或所述预定值作为一第二误差采样值。针对上述至少一数据模式，若误差采样值ek的暂存值ek(h0.5)符合所述预定条件，控制电路110可暂时地将存储的所述预定值作为所述第二误差采样值，否则，控制电路110可暂时地将采样值ek的暂存值ek(h0.5)作为所述第二误差采样值。举例来说，上述至少一预定规则可包含一第一预定规则、一第二预定规则与一第三预定规则。基于所述第一预定规则，控制电路110可依据所述第一误差采样值(例如暂存值ek(h0.5))动态地更新所述自适应参数如比例调节参数α，例如依据所述第一误差采样值进行图3所示α调整方案中的操作、以及依据所述第一误差采样值进行图4所示α调整方案中的操作。另外，基于所述第二预定规则，控制电路110可依据所述第二误差采样值(例如所述预定值或暂存值ek(h0.5))动态地更新所述误差调节参数h0，例如依据所述第二错误采样值进行图5所示h0调整方案中的操作。此外，基于所述第三预定规则，控制电路110可依据所述第二误差采样值(例如所述预定值或暂存值ek(h0.5))动态地更新所述第一数据调节参数h1。

关于所述第一预定规则的某些实施细节另说明如下。针对数据模式{0，1，1}，控制电路110(尤其，其内的参数调整模块114)可依据所述第一误差采样值(例如暂存值ek(h0.5))调整参数α。例如，当所述第一误差采样值等于逻辑值0时(对应于时钟信号clk_data早的状况)，控制电路110可减少参数α。又例如，当所述第一误差采样值等于逻辑值1时(对应于时钟信号clk_data晚的状况)，控制电路110可增加参数α。再例如，当所述第一误差采样值在逻辑值0与1之间切换或跳动时(对应于时钟信号clk_data最佳化的状况)，控制电路110可固定参数α。另外，针对数据模式{1，0，0}，控制电路110(尤其，其内的参数调整模块114)可依据所述第一误差采样值(例如暂存值ek(h0.5))调整参数α。例如，当所述第一误差采样值等于逻辑值1时(对应于时钟信号clk_data早的状况)，控制电路110可减少参数α。又例如，当所述第一误差采样值等于逻辑值0时(对应于时钟信号clk_data晚的状况)，控制电路110可增加参数α。再例如，当所述第一误差采样值在逻辑值0与1之间切换或跳动时(对应于时钟信号clk_data最佳化的状况)，控制电路110可固定参数α。

图7绘示依据本发明实施的一混和(hybrid)调整方案。在图7的左半部与右半部中的任何一个中，标示“ek(h0.5)”的第二行(row)逻辑值可作为所述第一误差采样值的例子，且标示“ek”的第一行逻辑值可作为所述第二误差采样值的例子。如图7左半部所示，由于检测到数据模式{0，1，1}，故控制电路110可依据所述第一误差采样值(例如暂存值ek(h0.5))，如所述第二行逻辑值中的逻辑值1，来调整参数α，其中所述第二行逻辑值中的其它逻辑值可被视为“不予理会”(don’tcare；以短线(dash)表示)。例如，当所述第一误差采样值等于逻辑值1时(对应于时钟信号clk_data晚的状况)，控制电路110可增加参数α。另外，假设参数αini可代表参数α的一先前值。依据本实施例，在α＝αini的状况下，由于误差采样值ek的暂存值ek(h0.5)不符合所述预定条件，故控制电路110可暂时地存储误差采样值ek的暂存值ek(h0.5)作为所述第二错误采样值，而不需要进行上述取代操作，诸如在所述第一行逻辑值中进行所述取代操作(例如将所述第一行逻辑值{0，0，1，1}中的某一个逻辑值取代为所述预定值)。于是，控制电路110不取代所述第一行逻辑值(诸如逻辑值{0，0，1，1})中的任何一个逻辑值。

如图7右半部所示，由于检测到数据模式{0，1，1}，故控制电路110可依据所述第一误差采样值(例如暂存值ek(h0.5))，诸如所述第二行逻辑值中的逻辑值0/1，来决定是否调整参数α，其中所述第二行逻辑值中的其它逻辑值可被视为“不予理会”(以短线表示)。例如，当所述第一误差采样值在逻辑值0与1之间切换或跳动时(对应于时钟信号clk_data最佳化的状况)，控制电路110可固定参数α。依据本实施例，在α>αini的状况下，由于误差采样值ek的暂存值ek(h0.5)符合所述预定条件，故控制电路110可暂时地存储所述预定值(如逻辑值1)作为所述第二错误采样值，而非利用可能在于逻辑值0与1之间切换或跳动的暂存值ek(h0.5)作为所述第二误差采样值。于是，在所述第一行逻辑值(如逻辑值{0，0，1，1})中，控制电路110已经将第三个逻辑值(虚线所指出的逻辑值)取代所述预定值(如逻辑值1)。因此，控制电路110能避免触发所述不稳定效应诸如所述雪球效应，藉此避免异常操作。

图8绘示依据本发明另一实施例的一混和调整方案。在图8的左半部与右半部中的任何一个中，标示“ek(h0.5)”的第二行逻辑值可作为所述第一误差采样值的例子，且标示“ek”的第一行逻辑值可作为所述第二误差采样值的例子。如图8左半部所示，由于检测到数据模式{0，1，1}，故控制电路110可依据所述第一误差采样值(例如暂存值ek(h0.5))，如所述第二行逻辑值中的逻辑值0，来调整参数α，其中所述第二行逻辑值中的其它逻辑值可被视为“不予理会”(don’tcare；以短线(dash)表示)。例如，当所述第一误差采样值等于逻辑值0时(对应于时钟信号clk_data早的状况)，控制电路110可减少参数α。另外，假设参数αini可代表参数α的一先前值。依据本实施例，在α＝αini的状况下，由于误差采样值ek的暂存值ek(h0.5)不符合所述预定条件，故控制电路110可暂时地存储误差采样值ek的暂存值ek(h0.5)作为所述第二误差采样值，而不需要进行上述取代操作，如在所述第一行逻辑值中进行所述取代操作(例如将所述第一行逻辑值{1，1，0，0}中的某一个逻辑值取代为所述预定值)。于是，控制电路110不取代所述第一行逻辑值(诸如逻辑值{1，1，0，0})中的任何一个逻辑值。

如图8右半部所示，由于检测到数据模式{0，1，1}，故控制电路110可依据所述第一误差采样值(例如暂存值ek(h0.5))，诸如所述第二行逻辑值中的逻辑值0/1，来决定是否调整参数α，其中所述第二行逻辑值中的其它逻辑值可被视为“不予理会”(以短线表示)。例如，当所述第一错误采样值在逻辑值0与1之间切换或跳动时(对应于时钟信号clk_data最佳化的状况)，控制电路110可固定参数α。依据本实施例，在α<αini的状况下，由于误差采样值ek的暂存值ek(h0.5)符合所述预定条件，故控制电路110可暂时地存储所述预定值(如逻辑值0)作为所述第二误差采样值，而非利用可能在于逻辑值0与1之间切换或跳动的暂存值ek(h0.5)作为所述第二误差采样值。于是，在所述第一行逻辑值(诸如逻辑值{1，1，0，0})中，控制电路110已经将第三个逻辑值(虚线所指出的逻辑值)取代所述预定值(诸如逻辑值0)。因此，控制电路110能避免触发所述不稳定效应诸如所述雪球效应，藉此避免异常操作。

图9绘示依据本发明一实施例的一效能改善方案。如图9最左侧所示，四组线分别对应于数据模式{1，1，0}、{0，1，0}、{1，0，1}与{0，0，1}。所述四组线中的每一组包含一虚线与一非虚线，其分别代表改善前的状况与改善后的状况，其中时钟信号clk_data与clk_edge分别对准理想的数据采样时间点与理想的边沿采样时间点。例如，针对数据模式{1，1，0}、{0，1，0}、{1，0，1}与{0，0，1}，控制电路110可将相关参数(1+h1)、(1-h1)、(-1+h1)与(-1-h1)分别调整为(1+h1-0.5h1)、(1-h1-0.5h1)、(-1+h1+0.5h1)与(-1-h1+0.5h1)，以提升cdr效能，但本发明不限于此。本实施例与前述实施例相仿的内容在此不重复赘述。

依据某些实施例，上述至少一数据模式可包含一第一数据模式与一第二数据模式，其中所述第一数据模式可包含一系列逻辑值，且所述第二数据模式可包含另一系列逻辑值。所述另一系列逻辑值可以分别是所述系列逻辑值的反相值。举例来说，在所述第一数据模式与所述第二数据模式分别代表数据模式{0，1，1}与{1，0，0}的状况下，数据模式{1，0，0}中的逻辑值分别是数据模式{0，1，1}中的逻辑值的反相值，但本发明不限于此。在某些实施例中，上述至少一数据模式可予以变化。尤其，所述第一数据模式中的所述系列逻辑值的数量可大于或等于三、和/或所述第二数据模式中的所述系列逻辑值的数量可大于或等于三。举例来说，所述第一数据模式与所述第二数据模式可分别代表数据模式诸如{1，0，1，0，…，1，0，0，1，1}与{1，0，1，0，…，1，0，1，0，0}。这些实施例与前述实施例相仿的内容在此不重复赘述。

依据某些实施例，控制电路110可通过模式检测器112进行模式检测，以利用图1所示架构针对上述至少一数据模式进行mm型(mueller-muller)相位检测。这些实施例与前述实施例相仿的内容在此不重复赘述。

依据某些实施例，装置101可包含至少一时钟源(例如一或多个时钟源)，其可产生所述组时钟信号诸如时钟信号clk_data与clk_edge。例如，上述至少一时钟源可设置在控制电路110以内或以外。这些实施例与前述实施例相仿的内容在此不重复赘述。

以上所述仅为本发明的优选实施例，凡依本发明权利要求书所做的均等变化与修饰，皆应属本发明的涵盖范围。