一种自举开关电路及其控制方法与流程

本发明涉及集成电路技术领域，具体涉及一种自举开关电路及其控制方法。

背景技术：

随着消费电子对低功耗的要求越来越严格，降低电源电压成为目前最直接的方式。然而较低的电源电压，尤其超低电源电压对于模拟电路的设计提出了较大的挑战。数模转换器用作现代通讯以及传感器系统必不可少的模块，在较低的电源系统下，信号输出摆幅已经受到限制。然而更严重的是，在低压条件下，普通mos开关管带来的非线性因素影响更大，从而进一步降低数模转换器的信噪失真比(sndr)性能。因此在高性能数模转换器中，普遍采用自举开关来降低通路开关电阻的非线性，从而提高或者保持转换器的sndr性能。

如图1所示，图1为现有的自举开关电路。当clk＝0时，nmos管mn1导通，nmos管mn2关断，pmos管mp3导通，nmos管mn5导通和nmos管mn6导通，nmos管mn7关断。nmos管mn8的栅极电位通过nmos管mn5和nmos管mn6泄放到地，从而使得nmos管mn8处于关断状态。pmos管mp2的栅极电位通过pmos管mp3拉至电源，pmos管mp2关断。pmos管mp1的栅极电位拉至地，pmos管mp1导通。电容c1正极电位预充电至vdd，负极电位预充电至0。当clk＝vdd时，nmos管mn1关断、nmos管mn2导通使得pmos管mp2导通，与此同时nmos管mn6关断，nmos管mn7导通从而使得nmos管mn4导通。信号vin通过nmos管mn4对电容c1的负极充电。由于电容c1上的电荷没有泄放通路，根据电荷守恒原理，电容c1的正极电压将会自举至vdd+vin，该电压通过pmos管mp2驱动导通开关管mn8，使导通开关管mn8的栅源电压vgs＝(vdd+vin)-vin＝vdd，导通开关管mn8导通，并且导通开关管mn8的栅源电压vgs与输入信号无关。在导通开关管mn8的栅源电压导通阶段，不考虑沟道长度调制效应以及体效应的情况下，导通电阻的表达式如下所示：

考虑体效应的情况下：

其中，μ是电子迁移率，cox是栅氧化层电容，w/l是mos管的宽长比，vth是阈值电压，vth0是临界阈值，vsb是导通开关管源极与衬底之间的电压差。

公式(1)表明自举电路能够将开关管的栅源电压稳定为vdd而不随输入信号的变化。一方面解决了低电源电压下驱动能力弱的问题，同样地也改善了导通电阻的非线性问题。然而在考虑体效应情况下，如公式(2)所示，阈值电压vth随接输入信号vin的变化而变化导致ron的大小与vin相关而产生非线性失真。体效应引起的非线性失真问题传统自举开关不能消除。并且随着高阶工艺的不断发展，电源电压vdd会不断降低，源极与衬底之间的vsb带来的非线性失真影响会越来严重。

技术实现要素：

针对现有技术的不足，本发明的目的之一在于提供一种自举开关电路，用于解决低电源电压条件下nmos开关管的体效应带来的非线性问题。

本发明的内容如下：

一种自举开关电路，包括第一控制模块、第二控制模块和导通开关管mp9，所述导通开关管mp9采用pmos管，所述第一控制模块与所述第二控制模块连接，并用于控制所述第二控制模块，所述第二控制模块与所述导通开关管mp9的栅极连接，并用于控制所述导通开关管mp9的导通和关断，所述导通开关管mp9的源极连接输入信号vin，所述导通开关管mp9的漏极连接输出信号vout。

优选的，所述第一控制模块包括第一至第五nmos管、第一至第三pmos管和第一电容c1；

第二nmos管mn2的栅极和第三pmos管mp3的栅极连接，并用于接收时钟信号clk，第二nmos管mn2的漏极和第三pmos管mp3的漏极连接后分别与第二pmos管mp2的栅极和第三nmos管mn3的漏极连接，第二nmos管mn2的源极分别与第一电容c1的负极、第四nmos管mn4的漏极、第三nmos管mn3的源极和第五nmos管mn5的源极连接，第三pmos管mp3的源极与电源vdd连接；

第一nmos管mn1的栅极与电源vdd连接，第一nmos管mn1的漏极用于接收时钟延时信号clkbb，第一nmos管mn1的源极分别与第一pmos管mp1的栅极、第二pmos管mp2的漏极、第三nmos管mn3的栅极和第五nmos管mn5的栅极连接，并用作所述第一控制模块的第一输出端；

第一pmos管mp1的漏极与电源vdd连接，第一pmos管mp1的源极分别与第二pmos管mp2的源极和第一电容c1的正极连接，第一pmos管mp1的衬底和第二pmos管mp2的衬底分别与第一电容c1的正极连接，第一电容c1的正极用作所述第一控制模块的第二输出端；

第四nmos管mn4的栅极用于接收时钟反相信号clkb，第四nmos管mn4的源极接地，第五nmos管mn5的漏极连接输入信号vin。

优选的，所述第二控制模块包括第六至第八nmos管、第四至第八pmos管、第十pmos管、第二电容c2和第三电容c3；

第六nmos管mn6的栅极和第七pmos管mp7的栅极分别与电源vdd连接，第六nmos管mn6的漏极用于接收时钟反相信号clkb，第六nmos管mn6的源极和第七pmos管mp7的漏极分别与第六pmos管mp6的栅极连接，第六pmos管mp6的漏极与电源vdd连接，第六pmos管mp6的源极、第七pmos管mp7的源极和第八pmos管mp8的源极分别与第三电容c3的正极连接，第三电容c3的负极与所述第二控制模块的第一输入端连接，第八pmos管mp8的栅极与电源vdd连接，第八pmos管mp8的漏极分别与第二电容c2的负极和第七nmos管mn7的源极连接，第六pmos管mp6的衬底、第七pmos管mp7的衬底和第八pmos管mp8的衬底分别与第三电容c3的正极连接；

第二电容c2的正极分别与第五pmos管mp5的漏极和所述导通开关管mp9的栅极连接，第五pmos管mp5的栅极接地，第五pmos管mp5的源极与第四pmos管mp4的漏极连接，第四pmos管mp4的栅极用于接收时钟延时信号clkbb，第四pmos管mp4的源极与电源vdd连接；

第八nmos管mn8的源极分别与第七nmos管mn7的漏极、第十pmos管mp10的漏极和所述导通开关管mp9的衬底连接，第八nmos管mn8的栅极和第七nmos管mn7的栅极分别与所述第一控制模块的第一输出端和第二输出端连接，第八nmos管mn8的漏极分别与所述导通管mp9的源极和输入信号vin连接，第十pmos管mp10的栅极用于接收时钟延时信号clkbb，第十pmos管mp10的源极与电源vdd连接。

优选的，所述第二控制模块还包括依次连接的第一反相器inv1和第二反相器inv2，第一反相器inv1的输入端用于接收所述时钟信号clk，第一反相器inv1的输出端用于输出所述时钟反相信号clkb，第二反相器inv2的输出端用于输出所述时钟延时信号clkbb。

优选的，所有nmos管的衬底均接地。

优选的，所有mos管均满足标准cmos工艺要求。

本发明的目的之二在于提供一种自举开关电路的控制方法，用于解决低电源电压条件下nmos开关管的体效应带来的非线性问题。

一种自举开关电路的控制方法，其实现电路为上述电路，当时钟信号clk＝0时，第一pmos管mp1、第三pmos管mp3、第四pmos管mp4、第五pmos管mp5、第七pmos管mp7、第八pmos管mp8、第十pmos管mp10、第一nmos管mn1和第四nmos管mn4均导通，第一电容c1和第二电容c2处于预充电阶段，第三电容c3处于自举阶段，导通开关管mp9处于关断状态；

当时钟信号clk＝vdd时，第二pmos管mp2、第六pmos管mp6、第二nmos管mn2、第三nmos管mn3、第五nmos管mn5、第六nmos管mn6、第七nmos管mn7和第八nmos管mn8均导通，第一电容c1和第二电容c2处于自举阶段，第三电容c3处于预充电阶段，导通开关管mp9处于导通状态。

优选的，当时钟信号clk＝0时，第一电容c1的正极电位充电至vdd，第一电容c1负极电位充电至0，第三电容c3的负极电位由0充电至vdd，第三电容c3的正极电位由vdd自举至2vdd，第二电容c2的负极电位充电至2vdd，第二电容c2的正极电位充电至vdd，导通开关管mp9的衬底电位为vdd，导通开关管mp9的衬底势垒处于反偏状态。

优选的，当时钟信号clk＝vdd时，第一电容c1的负极电位从0充电至vin，电容的正极电位自举至vin+vdd，第二电容c2的负极电位从2vdd放电至vin，第二电容c2的正极电位自举至vin-vdd，第三电容c3的负极电位从vdd放电至0，第三电容c3的正极电位从2vdd放电至vdd，导通开关管mp9的源衬电压vsb恒为0。

本发明的有益效果为：本发明采用pmos作为导通开关管，可以完全消除体效应带来的非线性失真，总谐波失真可达-110db；本发明采用的控制方法能保证所有mos管耐压满足相应的工艺制程的要求，所有mos管的栅源电压vgs、栅漏电压vgd、源漏电压vsd的压差均在-vdd～vdd的范围内,所有mos管的寄生二极管均保持在反偏状态，不存在较大的漏电情况,保证电路的安全可靠，寿命更长。

附图说明

图1所示为现有的自举开关电路图；

图2所示为本发明实施例的自举开关电路原理图；

图3所示为本发明实施例的当时钟信号clk＝0时的自举开关电路原理图；

图4所示为本发明实施例的当时钟信号clk＝vdd时的自举开关电路原理图。

具体实施方式

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。

请参照图2，本实施例公开的一种自举开关电路，包括第一控制模块1、第二控制模块2和导通开关管mp9，导通开关管mp9采用pmos管，可以完全消除体效应带来的非线性失真，总谐波失真可达-110db。第一控制模块1与第二控制模块2连接，并用于控制第二控制模块2，第二控制模块2与导通开关管mp9的栅极连接，并用于控制导通开关管mp9的导通和关断，导通开关管mp9的源极连接输入信号vin，导通开关管mp9的漏极连接输出信号vout。

第一控制模块1包括第一至第五nmos管、第一至第三pmos管和第一电容c1；

其中，第二nmos管mn2的栅极和第三pmos管mp3的栅极连接，并用于接收时钟信号clk，第二nmos管mn2的漏极和第三pmos管mp3的漏极连接后分别与第二pmos管mp2的栅极和第三nmos管mn3的漏极连接，第二nmos管mn2的源极分别与第一电容c1的负极、第四nmos管mn4的漏极、第三nmos管mn3的源极和第五nmos管mn5的源极连接，第三pmos管mp3的源极与电源vdd连接；

第一nmos管mn1的栅极与电源vdd连接，第一nmos管mn1的漏极用于接收时钟延时信号clkbb，第一nmos管mn1的源极分别与第一pmos管mp1的栅极、第二pmos管mp2的漏极、第三nmos管mn3的栅极和第五nmos管mn5的栅极连接，并用作第一控制模块1的第一输出端；

第一pmos管mp1的漏极与电源vdd连接，第一pmos管mp1的源极分别与第二pmos管mp2的源极和第一电容c1的正极连接，第一pmos管mp1的衬底和第二pmos管mp2的衬底分别与第一电容c1的正极连接，第一电容c1的正极用作第一控制模块1的第二输出端；

第四nmos管mn4的栅极用于接收时钟反相信号clkb，第四nmos管mn4的源极接地，第五nmos管mn5的漏极连接输入信号vin。

第二控制模块2包括第六至第八nmos管、第四至第八pmos管、第十pmos管、第二电容c2和第三电容c3；

第六nmos管mn6的栅极和第七pmos管mp7的栅极分别与电源vdd连接，第六nmos管mn6的漏极用于接收时钟反相信号clkb，第六nmos管mn6的源极和第七pmos管mp7的漏极分别与第六pmos管mp6的栅极连接，第六pmos管mp6的漏极与电源vdd连接，第六pmos管mp6的源极、第七pmos管mp7的源极和第八pmos管mp8的源极分别与第三电容c3的正极连接，第三电容c3的负极与第二控制模块2的第一输入端连接，第八pmos管mp8的栅极与电源vdd连接，第八pmos管mp8的漏极分别与第二电容c2的负极和第七nmos管mn7的源极连接，第六pmos管mp6的衬底、第七pmos管mp7的衬底和第八pmos管mp8的衬底分别与第三电容c3的正极连接；

第二电容c2的正极分别与第五pmos管mp5的漏极和导通开关管mp9的栅极连接，第五pmos管mp5的栅极接地，第五pmos管mp5的源极与第四pmos管mp4的漏极连接，第四pmos管mp4的栅极用于接收时钟延时信号clkbb，第四pmos管mp4的源极与电源vdd连接；

第八nmos管mn8的源极分别与第七nmos管mn7的漏极、第十pmos管mp10的漏极和导通开关管mp9的衬底连接，第八nmos管mn8的栅极和第七nmos管mn7的栅极分别与第一控制模块1的第一输出端和第二输出端连接，第八nmos管mn8的漏极分别与导通管mp9的源极和输入信号vin连接，第十pmos管mp10的栅极用于接收时钟延时信号clkbb，第十pmos管mp10的源极与电源vdd连接。

第二控制模块2还包括依次连接的第一反相器inv1和第二反相器inv2，第一反相器inv1的输入端用于接收时钟信号clk，第一反相器inv1的输出端用于输出时钟反相信号clkb，第二反相器inv2的输出端用于输出时钟延时信号clkbb，共用一个时钟信号输入端，便于电路布线，降低电路的程度。

本实施例中的所有nmos管的衬底均接地，所有mos管均满足标准cmos工艺要求，但不限于标准cmos工艺要求，也适用于其它特殊工艺，如深n阱(deepnwell)工艺、双阱工艺等，本实施例的电路适用于低压超低压的应用场景，能够使得开关的导通电阻更小，线性度更高。

本实施例的工作原理如下：

请参照图3，当时钟信号clk＝0时，第一pmos管mp1和第四pmos管mn4均导通，第一电容c1正极的电位充电至vdd，第一电容c1负极的电位充电至0，第一电容c1的正负压差为vdd。第三pmos管mp3导通使得第二pmos管mp2的栅极电位为vdd，第二pmos管mp2关断。第一nmos管mn1导通导致第三nmos管mn3、第五nmos管mn5和第八nmos管mn8的栅极电位均为0，因此第三nmos管mn3、第五nmos管mn5和第八nmos管mn8关断。第三电容c3的负极电位由0充电至vdd，第三电容3的正极电位由vdd自举至2vdd，第三电容c3的正负压差为vdd。由于第三电容c3的自举，导致第六nmos管mn6关断以及第七pmos管mp7导通，从而使得第六pmos管mp6的栅极电位为2vdd，关断第六pmos管mp6。由于第六pmos管mp6、第七pmos管mp7和第八pmos管mp8的衬底均接至第三电容c3的正极，保证第六pmos管mp6、第七pmos管mp7和第八pmos管mp8的寄生二极管均处于反偏状态。第三电容c3的自举使得第八pmos管mp8导通，使得第二电容c2的负极电位充电至2vdd，第四pmos管mp4和第五pmos管mp5导通将第二电容c2的正极电位充电至vdd，第二电容c2正负压差为-vdd。此时第七nmos管mn7的栅源电位vgs＝-vdd，第七nmos管mn7处于关断状态。第八nmos管mn8的栅源电位vgs＝-vdd，第八nmos管mn8处于关断状态。导通开关管mp9的栅源电位vgs＝vdd-vin，由于输入信号vin为摆幅小于vdd的模拟信号，故导通开关管mp9关断，输入信号vin不能传输至vout处，同时导管开关管mp9的衬底电位为vdd，保证导通开关管mp9的衬底势垒处于反偏状态。

如上所述，当clk＝0时，导通开关管mp9断开，第一电容c1和第二电容c2处于预充电阶段，第三电容c3处于自举阶段，所有mos管的耐压均满足|vgs|≤vdd，|vgd|≤vdd，|vds|≤vdd，其中vgs为mos管的栅源电压，vgd为mos管的栅漏电压，vds为mos管的漏源电压。

请参照图4，当时钟信号clk＝vdd时，第六pmos管mp6导通，第三电容c3的正极电位充电至vdd，负极电位放电至0，从而导致第七pmos管mp7和第八pmos管mp8关断。由于clk＝vdd，第三pmos管mp3和第四pmos管mn4关断，第五nmos管mn5刚开始时由于弱导通使得第一电容c1的负极电位上升，与此同时第一电容c1的正极电位由vdd往上增大。第二nmos管mn2的弱导通使得第二pmos管mp2导通，从而第五nmos管mn5的栅极电压变大，第一电容c1的负极充电更多，导致第五nmos管mn5的栅极电压增大直到充电至vin+vdd，使得输入信号vin能够无阈值损失地将第一电容c1负极电位充电至vin。在此期间，第八nmos管mn8和第七nmos管mn7依次导通，输入信号vin同样地无阈值损失地将第二电容c2的负极电位充电至vin。此时第四pmos管mp4和第五pmos管mp5处于关断状态，第二电容c2的正极无泄放通路，因此第二电容c2的正极电位能自举至vin-vdd，第二电容c2的正负压差保持-vdd不变。此时，第九pmos管mp9的栅源电压vgs＝(vin-vdd)-vin＝-vdd，从而实现导通开关管mp9的导通，并且实现导通开关管mp9的栅源电压vgs不随vin的变化而变化。与此同时，导通开关管mp9的衬底通过第八nmos管mn8与输入信号vin无阈值损失相连，使导通开关管mp9的源衬电压vsb＝0，完全消除了体效应带来的非线性失真，使得开关管导通mp9的电阻具有更高的线性度。

如上所述，当clk＝vdd时，导通开关管mp9导通，第一电容c1和第二电容c2均处于自举阶段，第三电容c3处于预充电阶段。所有mos管的耐压均满足|vgs|≤vdd，|vgd|≤vdd，|vds|≤vdd，其中vgs为mos管的栅源电压，vgd为mos管的栅漏电压，vds为mos管的漏源电压。

本实施例还公开一种自举开关电路的控制方法，其实现电路为上述电路，当时钟信号clk＝0时，第一pmos管mp1、第三pmos管mp3、第四pmos管mp4、第五pmos管mp5、第七pmos管mp7、第八pmos管mp8、第十pmos管mp10、第一nmos管mn1和第四nmos管mn4均导通，第一电容c1和第二电容c2处于预充电阶段，第三电容c3处于自举阶段，导通开关管mp9处于关断状态；

当时钟信号clk＝vdd时，第二pmos管mp2、第六pmos管mp6、第二nmos管mn2、第三nmos管mn3、第五nmos管mn5、第六nmos管mn6、第七nmos管mn7和第八nmos管mn8均导通，第一电容c1和第二电容c2处于自举阶段，第三电容c3处于预充电阶段，导通开关管mp9处于导通状态。

具体的，当时钟信号clk＝0时，第一电容c1的正极电位充电至vdd，第一电容c1负极电位充电至0，第三电容c3的负极电位由0充电至vdd，第三电容c3的正极电位由vdd自举至2vdd，第二电容c2的负极电位充电至2vdd，第二电容c2的正极电位充电至vdd，导通开关管mp9的衬底电位为vdd，导通开关管mp9的衬底势垒处于反偏状态。

具体的，当时钟信号clk＝vdd时，第一电容c1的负极电位从0充电至vin，电容的正极电位自举至vin+vdd，第二电容c2的负极电位从2vdd放电至vin，第二电容c2的正极电位自举至vin-vdd，第三电容c3的负极电位从vdd放电至0，第三电容c3的正极电位从2vdd放电至vdd，导通开关管mp9的源衬电压vsb恒为0。

本实施例采用的控制方法可以保证所有mos管的耐压满足相应的工艺制程要求，所有mos管的栅源电压vgs、栅漏电压vgd和源漏电压vds的压差均在-vdd～vdd的范围内，且所有mos管的寄生二极管均保持反偏状态，不存在较大的漏电情况,保证电路的安全可靠，寿命更长。

以上所述，只是本发明的较佳实施例而已，本发明并不局限于上述实施方式，只要其以相同的手段达到本发明的技术效果，都应属于本发明的保护范围。在本发明的保护范围内其技术方案和/或实施方式可以有各种不同的修改和变化。