由分段式快慢延迟链与单个延迟锁相环构成的数字脉宽调制器的制作方法

本发明涉及一种数字脉宽调制器，特别是涉及一种由分段式快慢延迟链与单个延迟锁相环构成的数字脉宽调制器。

背景技术：

参照图6。数字控制dc-dc开关变换器负载端的模拟输出电压v0(t)经adc转换为数字输出量v0[n]，然后将v0[n]与基准电压vref[n]之间的误差信号e[n]送入数字电压补偿器。在数字电压补偿器中，采用特定的数字控制算法(例如pid算法)产生数字占空比信号d[n]，然后经dpwm(digitalpulsewidthmodulation)将该数字占空比信号d[n]转换为模拟占空比信号d(t)，最后经驱动缓冲器(buffer)控制开关管g的导通或关闭，以调节输出电压v0(t)使其稳定在基准电压值。

对于数字控制dc-dc开关变换器，为了减小输出电压的稳态误差，从而提高输出电压的控制精度，需要使用高分辨率的adc实现对输出电压的采样和数字化。同时，为了避免在控制环路中发生极限环现象，要求数字脉宽调制器(dpwm)的位数大于adc的位数。因此，在设计数字控制dc-dc开关变换器时，需要使用高分辨率的dpwm。

实现dpwm的传统电路结构包括计数器-比较器混合结构、延迟线结构、σ-δ调制器结构等。计数器-比较器混合结构实现高分辨率的dpwm时，需要使用高频的外部输入时钟信号，这将导致系统整体功耗上升。延迟线结构实现高分辨率的dpwm时，要求高精度的延迟单元和大规模的延迟链电路，使得电路的功耗和面积显著增大。基于σ-δ调制器的dpwm，由于电路结构复杂，同样使得电路的功耗和面积增大。

文献“digitallycontrolledsingle-inductormultiple-outputsynchronousdc–dcboostconverterwithsmoothloophandoverusing55nmprocess，journalofpowerelectronics,vol.17,no.3,pp.821-834,may2017”中提出了一种仅由分段式延迟链组成的dpwm结构，具有电路结构简单、工作频率较低的优点。但是，由于该结构中的分段式延迟链均处于开环状态，无反馈调节机制，其延迟单元的延迟时间随制造工艺、电源电压和工作温度发生漂移，导致dpwm的转换精度降低。

技术实现要素：

为了克服现有数字脉宽调制器转换精度低的不足，本发明提供一种由分段式快慢延迟链与单个延迟锁相环构成的数字脉宽调制器。该调制器利用快、慢两段延迟链组成电路的整体延迟链，在提高dpwm分辨率的同时，可降低外部输入时钟的频率，并减小电路的功耗和面积开销。加入包含整体延迟链的单个延迟锁相环(dll:delaylockedloop)，形成闭环反馈控制机制，抑制各延迟单元的延迟时间随制造工艺、电源电压和工作温度的漂移，以提高快、慢延迟链中延迟单元的延迟时间精度，进而提高dpwm的转换精度，同时降低电路复杂度。因此，与现有技术相比，本发明dpwm电路结构具有外部输入时钟频率低、电路结构简单、分辨率和转换精度高、功耗和面积小的特点，尤其适用于数字控制dc-dc开关变换器中。

本发明解决其技术问题所采用的技术方案是：一种由分段式快慢延迟链与单个延迟锁相环构成的数字脉宽调制器，其特点是由延迟锁相环dll、快延迟链、慢延迟链、多路选择器mux1、多路选择器mux2、脉冲发生器pgt1、脉冲发生器pgt2和rs触发器构成。输入的参考时钟信号clk_ref依次通过快延迟链和慢延迟链后，输出时钟信号clk_out接到延迟锁相环dll的其中一个输入端。参考时钟信号clk_ref同时接到延迟锁相环dll的另一个输入端。在延迟锁相环dll的内部，经过鉴相器pd、电荷泵cp和低通滤波器lp后，产生控制电压vc，vc同时接到快延迟链和慢延迟链的控制端，当输入到延迟锁相环dll的两个时钟信号clk_out和clk_ref的相位相同时，延迟锁相环dll处于锁定状态。每个快延迟单元和慢延迟单元的输出端接一抽头，产生多相延迟时钟信号，每个抽头分别连接至多路选择器mux1和多路选择器mux2的输入端。输入的n-bit数字占空比信号d[n-1:0]分为高权位数据dh[n-1:n/2]和低权位数据dl[n/2-1:0]两部分。dh[n-1:n/2]和dl[n/2-1:0]分别控制慢延迟链和快延迟链的多路选择器mux1和多路选择器mux2的输出，多路选择器mux1和多路选择器mux2分别产生输出信号mux1_out和mux2_out，分别输出到脉冲发生器pgt1和脉冲发生器pgt2。脉冲发生器pgt1和脉冲发生器pgt2分别产生输出信号pgt1_out和pgt2_out，对rs触发器进行复位和置位操作，rs触发器的输出信号即为dpwm的输出信号。

本发明的有益效果是：该调制器利用快、慢两段延迟链组成电路的整体延迟链，在提高dpwm分辨率的同时，可降低外部输入时钟的频率，并减小电路的功耗和面积开销。加入包含整体延迟链的单个延迟锁相环(dll:delaylockedloop)，形成闭环反馈控制机制，抑制各延迟单元的延迟时间随制造工艺、电源电压和工作温度的漂移，以提高快、慢延迟链中延迟单元的延迟时间精度，进而提高dpwm的转换精度，同时降低电路复杂度。因此，与现有技术相比，本发明dpwm电路结构具有外部输入时钟频率低、电路结构简单、分辨率和转换精度高、功耗和面积小的特点，尤其适用于数字控制dc-dc开关变换器中。

下面结合附图和具体实施方式对本发明作详细说明。

附图说明

图1是本发明由分段式快慢延迟链与单个延迟锁相环构成的数字脉宽调制器的电路结构图。

图2是本发明采用的脉冲发生器的具体电路结构图。

图3是本发明数字脉宽调制器电路的时序图实例。

图4是本发明数字脉宽调制器输入数据与输出脉冲占空比之间关系的仿真结果。

图5是无dll时数字脉宽调制器的输入数据与输出脉冲占空比之间关系的仿真结果。

图6是背景技术数字控制dc-dc开关变换器的结构原理图。

具体实施方式

以下实施例参照图1～5。

本发明由分段式快慢延迟链与单个延迟锁相环构成的数字脉宽调制器由1个延迟锁相环(dll)、1个快延迟链、1个慢延迟链、2个多路选择器(mux1，mux2)、2个脉冲发生器(pgt1，pgt2)和1个rs触发器构成。输入的参考时钟信号clk_ref依次通过快延迟链和慢延迟链后，最后得到的输出时钟信号clk_out接到dll的其中一个输入端。参考时钟信号clk_ref同时接到dll的另一个输入端。在dll的内部，经过鉴相器(pd)、电荷泵(cp)和低通滤波器(lp)后，产生控制电压vc，vc同时接到快延迟链和慢延迟链的控制端，以调节各个延迟单元的延迟时间，最终当输入到dll的两个时钟信号clk_out和clk_ref的相位相同时，dll处于锁定状态。每个快延迟单元和慢延迟单元的输出端接一抽头，产生多相延迟时钟信号，每个抽头分别连接至两个多路选择器mux1和mux2的输入端。输入的n-bit数字占空比信号d[n-1:0]分为高权位数据dh[n-1:n/2]和低权位数据dl[n/2-1:0]两部分。dh[n-1:n/2]和dl[n/2-1:0]分别控制慢延迟链和快延迟链的多路选择器mux1和mux2的输出，多路选择器mux1和mux2分别产生输出信号mux1_out和mux2_out，分别输出到脉冲发生器pgt1和pgt2。脉冲发生器pgt1和pgt2分别产生输出信号pgt1_out和pgt2_out，对rs触发器进行复位和置位操作。rs触发器的输出信号即为dpwm的输出信号。

为了提高dpwm的分辨率和转换精度，利用快、慢两段延迟链组成电路的整体延迟链，并利用包含该整体延迟链的单个延迟锁相环(dll)，形成闭环反馈控制机制，抑制各延迟单元的延迟时间随制造工艺、电源电压和工作温度的漂移，以提高快、慢延迟链中延迟单元的延迟时间精度，进而提高dpwm的转换精度。因此，本发明具有外部输入时钟频率低、电路结构简单、分辨率和转换精度高、功耗和面积小的特点，尤其适用于数字控制dc-dc开关变换器中。

本发明dpwm的工作原理。假设数字控制dc-dc开关变换器的开关周期为tsw，开关频率fsw＝1/tsw，输入的数字占空比信号为n-bit，且n为偶数。假定慢延迟链由(2^n/2-1)个慢延迟单元组成，每个慢延迟单元的延迟时间为δt1，快延迟链由2^n/2个快延迟单元组成，每个快延迟单元的延迟时间为δt0。δt0和δt1之间满足以下关系:

δt1＝2^n/2×δt0(1)

开关周期tsw与延迟单元的延迟时间之间的关系为：

tsw＝2^n/2×δt0+(2^n/2-1)×δt1＝2^n/2×δt1(2)

另外，在dll中，由于快延迟单元和慢延迟单元采用同一个控制电压vc，快、慢延迟单元的延时/电压控制系数δt0/δvc、δt1/δvc之间应满足以下关系(线性区域内)：

由外部输入的时钟信号clk_ref先后经过快延迟链和慢延迟链，每个快延迟单元和慢延迟单元的输出端接一抽头，产生多相延迟时钟信号，每个抽头分别连接至两个多路选择器mux1和mux2的输入端。

为了分析方便起见，这里假定dh_code和dl_code分别是高权位数据dh[n-1:n/2]和低权位数据dl[n/2-1:0]对应的十进制数值。对于dpwm输出的模拟脉冲信号，其高电平的持续时间thigh可由以下公式计算得出：

thigh＝(dh_code+1)×δt1-(2^n/2-dl_code)×δt0(4)

由公式(4)可知，mux1和mux2选取的延迟链抽头方向恰好是相反的。即，快延迟链的第一个输出抽头接到多路选择器mux2的第2^n/2-1号输入，快延迟链的第二个输出抽头接到多路选择器mux2的第2^n/2-2号输入，其余输出抽头的接法以此类推。而慢延迟链的第一个输出抽头接到多路选择器mux1的第0号输入上，第二个输出抽头接到多路选择器mux1的第1号输入上，其余输出抽头的接法以此类推。

为了提高dpwm输出信号占空比的精度，将由快延迟链和慢延迟链组成的整个延迟链接到延迟锁相环(dll)的闭环反馈环路中，当延迟锁相环处于锁定状态时，快延迟链和慢延迟链中的每个延迟单元的延时均相等，且快延迟单元和慢延迟单元之间的延时大小满足公式(1)所示的关系。

多路选择器mux1和mux2的输出端分别接一个脉冲发生器pgt1和pgt2。脉冲发生器在多路选择器输出信号的上升沿激励下，产生一个脉宽较窄的脉冲信号，目的在于防止多路选择器输出的波形进入rs触发器死区。脉冲发生器的具体电路结构如附图2所示。脉冲发生器pgt1和pgt2的输出信号分别连接到rs触发器的复位端和置位端，以实现对rs触发器的复位和置位。rs触发器的输出信号即为dpwm的输出信号，其占空比与输入的数字占空比成比例关系。

附图3给出了本发明提出的dpwm电路的时序图实例。附图4给出了本发明提出的dpwm的输入数据d[n-1:0]与dpwm输出脉冲占空比之间关系的仿真结果(仿真条件：开关频率fsw＝2mhz，分辨率n＝8，占空比范围限定在10％～90％)，图4中，“linearline”表示dpwm的输入数据与输出脉冲占空比之间的理想关系，“typical”、“worst”、“best”分别表示制造工艺、电源电压和工作温度的典型值、最差值、最好值。由图4可求得，输出脉冲占空比的实际值与理想值之间的最大偏差为0.5％。为了与现有技术进行对比，附图5中给出了无dll时dpwm的输入数据d[n-1:0]与dpwm输出脉冲占空比之间关系的仿真结果，仿真条件同上。从附图5可求得，输出脉冲占空比的实际值与理想值之间的最大偏差为21％。显然，与现有技术相比，本发明提出的dpwm电路的转换精度得到了显著改善。