用于电压模式发射器的高速多相位串行化系统的制作方法

本发明涉及一种多路复用器，特别是一种用于电压模式发射器的高速多相位串行化系统。

背景技术：

不断增加的数据通信带宽推动了有线连接朝向50gb/s或更高的数据速率发展。电机电子工程师学会(ieee)已经批准了400gb/s数据速率标准，使现有100gb/s以太网的骨干带宽增加四倍。同时，存储网络的高速连接也促进了快速增长。发射器作为这些串行链路(seriallinks)中最重要的组件之一，其需要产生精确的定时信息以进行正确的数据传输，并提供适当的补偿能力来消除通道色散(channeldispersion)。此外，时序预算(timingbudget)和高效率要求使得设计任务更具挑战性。发射器在50gb/s或更高传输速率时的挑战主要集中在最终级串行化(final-stageserialization)和多抽头(multi-tap)等化技术上。

串行化(serialization)通常通过使用由2:1多路复用器(multiplexer;mux)组成的多任务树(multiplexingtree)来实现。在通信数据传输路径的最后几个阶段，电流模态逻辑(current-modelogic;cml)通常用于满足速度要求，这会消耗静态电流并且会显著增加总功率消耗。此外，在最后的2:1mux阶段，由于位时间(bittime)短，在建立满足制程-电压-温度(process-voltage-temperature;pvt)变化的多路复用器(mux)和保持时间限制方面是具有挑战性的。正如文献中所揭示的那样，用4:1mux替换最后两级2:1mux消除了数个多路复用器(muxs)和闩锁器(latches)并可以有效降低功率损耗。由于较长的时钟周期，这种配置还放宽了时序约束，因此不需要额外的相位校准回路。然而，将诸如前馈均衡器(feed-forwardequalizer;ffe)的等化技术结合到发射器结构中以补偿这种高频下的通道损耗是一个挑战。当数据速率超过40gb/s时，前馈均衡器(ffe)的设计更加困难。许多设计为每个延迟信号复制多路复用树(multiplexingtree)，这需要以全速率运行的高速多路复用器(high-speedmux)。即使最近的研究表明以60gb/s运行单个多路复用器(mux)是可能的，但功率消耗随着抽头(tap)的数量而线性增加，并且可能变得不切实际。

为了实现闸极延迟量级的位时间(bittime)，本发明提出了一种发射器设计，其引入了具有高速最终多路复用级(finalmultiplexingstage)的多路复用树(multiplexingtree)。此一多路复用级使用具有自动对齐技术的多相位采样。

技术实现要素：

本发明提出了一种用于具有自动相位对准技术电压模式发射器的4:1高速多路复用器。

基于所述目的，我们提出了一种用于电压模式发射器的高速多相位串行化系统，其包括由n相位输入时钟所驱动的n对1多路复用级，由所述n相位输入时钟所驱动的相位对齐单元被操作以通过基于所述n相位输入时钟提供给所述相位对齐单元调整数个参考频率信号产生内插采样频率信号，以及由所述内插采样频率信号驱动的前一级多路复用级，其被配置为用以接收输入数据流并将相位对准数据流输出到所述n对1多路复用级。输出相位对齐的数据流与n相位输入时钟之一的上升沿对齐。

根据本发明的一个观点，所述前一级多路复用级由数个前一级子多路复用级所组成，每个前一级子多路复用级由所述内插采样频率信号驱动，用于接收输入数据流并输出相位对齐的数据流到n对1多路复用级。

根据本发明的一个观点，所述的相位对齐单元还包括第一相位内插器、耦合到第一相位内插器的第二相位内插器，所述第一相位内插器，用于从n相位输入时钟接收参考频率信号，以产生一个第一内插频率信号，用于驱动一部分的前一级子多路复用级且所述第二相位内插器被配置为从n相位输入时钟接收参考频率信号，以产生一个第二内插频率信号，用于驱动剩余的前一级子多路复用级(sub-proceedingmultiplexingstage)。

根据本发明的一个观点，所述的第一内插频率信号是一个零度频率信号(zero-degreeclocksignal)。

根据本发明的另一个观点，所述的第二内插频率信号是一个90度频率信号(90-degreeclocksignal)。

根据本发明的另一个观点，所述输出相位对齐的数据流是利用检查该输出相位对齐的数据流之一的上升沿处的所述n相位输入时钟之一的状态来校准，如果该n相位输入时钟为高，则所述相位对齐单元使输出相位对准数据流的相位前进，并使该输出相位对准数据流的相位赶上该n相位输入时钟的相位；如果该n相位输入时钟为低，则该相位对齐单元延迟该输出相位对准数据流的相位，使得该n相输入时钟的相位赶上该输出相位对准数据流的相位。

根据本发明的另一个观点，所述的n对1多路复用级具有n个切割，每个切割包括一个第一电源、一个第一晶体管、一个第二晶体管和一个第二电源串联连接以提供电流路径、以及一个与所述第一晶体管的闸极耦合的nand闸、一个nor闸耦合到所述第二晶体管的闸极，其中该nand闸或nor闸的输入端用于所述数据流或频率信号输入。

根据本发明的另一个观点，所述的第一晶体管是一个p型金属氧化物半导体(pmos)晶体管。

根据本发明的另一个观点，所述的第一晶体管是一个n型金属氧化物半导体(nmos)晶体管。

根据本发明的另一个观点，所述第二电源被设置为接地。

用于电压模式发射器的多相位串行化的方法包括提供由n相位输入时钟所驱动的n对1多路复用级、提供一个相位对齐单元用以通过基于n相位输入时钟调整提供给相位对齐单元的数个参考频率信号来产生内插采样频率信号并提供由内插采样频率信号所驱动的一个前一级多路复用级，用于接收输入数据流并将相位对准数据流输出到所述n对1多路复用级。所述输出相位对齐的数据流与n相位输入时钟之一的上升沿对齐。

附图说明

本发明的器件，特征和优点可以通过说明书中所概述的较佳实施例的详细描述和附图来理解：

图1a显示根据现有技术的传统cmos4:1多路复用器(mux)的多相位采样示意图。

图1b显示根据现有技术操作如图1a多相位采样的时序图。

图2显示根据现有技术的另一传统cmos4:1多路复用器(mux)的多相位采样示意图。

图3a显示根据现有技术的用于输入数据的时间多任务的传统cmos4:1多路复用器(mux)的电路示意图。

图3b显示根据现有技术的另一种用于输入数据的时间多任务的传统cmos4:1多路复用器(mux)的电路示意图。

图3c显示根据现有技术图3b中所描述的第一单元(thefirstcell)的时序图。

图4显示根据本发明实施例中所提出的发射器的电路的架构示意图。

图5a显示根据本发明实施例中cmos4:1多路复用器(mux)的多相位采样。

图5b显示根据本发明实施例中图5a操作的示例性时序图。

图5c显示本发明实施例中由有限状态机(finitestatemachine)进行对准校准的方法的方块图。

图5d显示本发明实施例中用于通过有限状态机(finitestatemachine)进行对准校准的示例性电路。

图5e显示本发明实施例中根据图5d中的示例性电路用于对准校准所产生的波形的示意图。

图6显示根据本发明一个实施例中用于电压模式发射器的高速4:1多路复用器(mux)。

附图中的符号说明：

11前一级8:4多路复用器；

101d型正反器(d-typeflipflop)；

134:1多路复用器(mux)；

21前一级8:4多路复用器；

234:1多路复用器(mux)；

201闩锁器(latches)；

30传统cmos4:1多路复用器(mux)电路架构；

31、33、35、37分割段；

303、303a传输闸(transmissiongate)；

301反相器(inverter)；

30a另一种传统的4:1多路复用器(mux)的电路架构；

341/341a、342/342a、343/343a和344/344a上拉/下拉单元(pull-up/pull-downcells)；

400发射器(transmitter;tx)；

401输出级；

411粗调前馈均衡器(coarseffe)；

413细调前馈均衡器(fineffe)；

403a、403b、403c和403d输出分割段；

421正交相位产生器(quadraturephasegenerator)；

423除频器(frequencydivider)；

425多相滤波器(poly-phasefilter)；

425acml到cmos转换器；

427工作周期和正交误差校正(dcc/qec)电路；

429相位对齐单元(phasealignedunit)；

431和433相位内插器(phaseinterpolators)；

531和533相位内插器(phaseinterpolators)；

51子多路复用级；

534:1多路复用器(mux)；

523除频器(frequencydivider)；

528相位对准器；

525相位检测器(phasedetector;pd)；

527有限状态机(finitestatemachine)；

600电压模式驱动器的高速4:1多路复用器(mux)；

61、63、65或67分割段；

60525%脉冲产生器；

611第一电源；

613pmos晶体管；

615nmos晶体管；

611a第二电源；

617nand闸；

619nor闸。

具体实施方式

现在将更详细地描述本发明的一些较佳实施例。然而，应该认识到，提供本发明的较佳实施例是为了说明而不是限制本发明。另外，除了明确描述的那些实施例之外，本发明还可以在广泛的其他实施例中实施，除非在所附权利要求中指定，否则本发明的范围不受明确限制。

图1a显示出如果除频频率是差分的，传统互补式金属氧化物半导体(complementarymetaloxidesemiconductor;cmos)4:1多路复用器(mux)所需的最小闩锁器(latches)数量。在这种情况下，前一级8:4多路复用器11的四个输出，每个输出耦合到d型正反器(d-typeflipflop)101和4:1多路复用器(mux)13。信号d1、d2、d3和d4代表来自位于前一级8:4多路复用器11和4:1多路复用器(mux)13之间的d型正反器(d-typeflipflop)101的输出的数字输入信号，而信号ck0、ck90、ck180和ck270表示从锁相回路(phase-lockedloop)(未显示)产生的输入四相位频率信号ckin。输入的四相频率信号(ck0、ck90、ck180和ck270)直接驱动4:1多路复用器(mux)13和除频器(frequencydivider)。除频器的输出ckdiv驱动前一级8:4多路复用器11。ckdiv可以触发8:4多路复用器11的输出，以产生输出对准的数据信号。然后将这些对齐的数据信号馈入四个d型正反器(d-typeflipflop)，由频率信号ckin进行采样，并在使用四个d型正反器(d-typeflipflop)101施加到4:1级多路复用器之前重新定时，以便为4:1多路复用器(mux)13提供足够的串行化时序(serializationtiming)。由于d型正反器(d-typeflipflop)相当于串联连接的两个闩锁器(latches)，因此电路架构中有八个闩锁器(latches)。

图1b显示根据现有技术对图1a进行的操作所产生的示例性时序图。来自8:4级多路复用器11的输出的并联数据流由d型正反器(d-typeflipflop)中的闩锁器(latches)处理，以分别产生单位间隔(unitinterval;ui)的间隔数据流d1、d2、d3和d4。然后，通过在4:1多路复用器(mux)内部产生的25%工作周期(dutycycle)时钟ck1、ck2、ck3和ck4顺序选择这些具ui间隔数据，以形成串行序列(serialsequence)。在一个较佳实施例中，可以通过对输入的四相频率信号(ck0、ck90、ck180和ck270)两个相邻时钟相位进行anding运算来产生25%工作周期(dutycycle)时钟ck1、ck2、ck3和ck4。每个阴影区域表示用于传递每个输出数据的时序窗口。

如果除频频率(dividedclock)有八个相位，即ck0,(7g)、ck180,(7g)、ck45,(7g)、ck225,(7g)、ck90,(7g)、ck270,(7g)、ck135,(7g)，如图2所示，它保持与输入时钟相同的时间分辨率。信号d1、d2、d3和d4表示来自位于前一级8：4多路复用器21和4:1多路复用器(mux)23之间的闩锁器(latches)201所输出的数字输入信号。前一级多路复用器21的输出将已经重新定时，并且在4:1多路复用器(mux)23之前所需的闩锁器(latches)201的数量仅为四个。由于闩锁器(latches)本身的功率降低和时钟负载减少，因此减少50%闩锁器数量会产生明显的功率节省。对于非常高的速度，如果这些闩锁器需要电感峰值，则由于电感器数量的减少，多相位采样也可以明显的节省电路面积。

为了使所述论点对于高速多路复用器(mux)应用有效，除频器(frequencydivider)的设计必须遵循如下原则(guideline)，即不以过高的成本产生这些额外的相位。但是，即使闩锁器(latches)的数量从八减少到四，多相位除频器仍会出现大的功耗。

除了前面提到的用于传统cmos4:1多路复用器(mux)的多相位采样之外，图3a-3b还描述了多路复用器核心中(muxcore)的传统cmos4:1多路复用器(mux)电路架构。在现有技术的一个实施例中，图3a显示用于输入数据的时间多任务(timemultiplexing)的传统cmos4:1多路复用器(mux)电路架构30，每个分割段(31、33、35或37)可以使用与两个传输闸(transmissiongate)303和303a串联的反相器(inverter)301来设计，即图3a中显示的分割段31的(ck0,ck90)、分割段33的(ck90,ck180)、分割段35的(ck180,ck270)和分割段37的(ck270,ck0)。为了产生25%的工作周期(dutycycle)脉冲，传输闸303和303a都应该在每个分割段中设置为高，以分别将数据信号d1、d2、d3或d4传输到端子dout。信号d1、d2、d3和d4表示来自前一级的闩锁器(latches)所输出的数字输入信号，而信号ck0、ck90、ck180和ck270表示输入频率信号。

或者，参见图3b中，其显示另一种传统的4:1多路复用器(mux)的电路架构30a，它用于降低时钟电路的功耗。如图3b所示，所述4:1多路复用器(mux)30a是一个四对一的cmos多路复用器(mux)，其包含四个上拉/下拉单元(pull-up/pull-downcells)341/341a、342/342a、343/343a和344/344a。每个上拉/下拉单元(pull-up/pull-downcells)包含多个pmos开关和nmos开关，其连接以形成数据和频率信号路径。所述第一单元(thefirstcell)的时序图，如图3c所示。只要ck90为高位准(ck270为低位准)，np和nn节点分别充电至vdd并放电至地(dischargetoground)。当ck90变为低位准时，np和nn节点将分别追踪d1(a)及其互补码(ab)。在ck0的上升沿，输入数据在np和nn节点上的寄生电容上采样。这些节点保持其值，直到ck90变高。在ck0为高且ck90为低的时间窗口期间，单元1(341/341a)输出m1out等于输入数据d1。当ck0为低位准或ck90为高位准时，m1out与dout断开。因此，每个上拉/下拉(pull-up/pull-down)单元在其时钟(单元1中的ck0)为高并且其延迟时钟(单元1中的ck90)为低的时间期间控制输出信号。通过将适当的时钟相位连接到每个上拉和下拉单元(pull-upandpull-downcell)，其输出一次由一个单元所驱动，并且每个时钟相位看到相同的电容性负载。pmos表示p型金属对半导体场效晶体管，而nmos表示n型半导体金属半导体场效晶体管。信号d1、d2、d3和d4表示来自前一级的闩锁器(latches)所输出的数字输入信号，而信号ck0、ck90、ck180和ck270表示输入频率信号。

前面提到的传统的4:1多路复用器(mux)具有一些缺点，即由于使用了大量的闩锁器(latches)或者于减少了闩锁器的数量同时用了具有大的功率损耗的多相位除频器。为了解决这些问题，本发明提出了一种发射器设计，用以引入具有高速最终多路复用级(finalmultiplexingstage)的一个多路复用树(multiplexingtree)。此一多路复用级(multiplexingstage)使用具有自动对齐(automaticalignment)技术的多相位采样。

在本发明中，一种用于具有自动相位对准技术的电压模式发射器的高速4:1多路复用器被提出。

提议的发射器(transmitter;tx)架构：

图4显示所提出的112gb/spam4发射器(transmitter;tx)400的电路架构，其中pam4表示四级脉冲幅度调制。发射器400包括128:1串行器(serializer)，后面是两阶段前馈均衡器(two-stepfeed-forwardequalizer;ffe)。串行器的最后一级是一个4:1多路复用器mux，包括脉冲产生和锁存(latching)功能。伪随机位序列(pseudo-randombitsequence;prbs)产生器通过128:16多路复用器（mux）发送128位并联数据。数据被分成两个八-位束(8-bitbundle)，即msb和lsb，并馈入一个有限脉冲响应(finite-impulse-response;fir)功能方块，分别通过四个8:4mux生成pre-cursor、main-cursor、post-cursor和post2-cursor(游标)数据流。这些pre-cursor、main-cursor、post-cursor和post2-cursor(游标)数据流被馈送到输出级401并被重新配置成(pre-,main-)、(main-,main-)、(post1-,main-)、以及(post2-,main-)形成粗调前馈均衡器(coarseffe)411然后通过4:1多路复用器(mux)将其多任务(multiplexed)成一个细调前馈均衡器(fineffe)413。输出级401显示输出分割段403a、403b、403c和403d，每个输出分割段具有粗调前馈均衡器(coarseffe)411(例如，输出段403a中pre-cursor或main-cursor)和细调前馈均衡器(fineffe)413。粗调前馈均衡器(coarseffe)411和细调前馈均衡器(fineffe)413通过4:1多路复用器(mux)耦合以形成两阶段前馈均衡器(two-stepffe)。

所需的采样频率信号由一个锁相回路(phase-lockedloop)产生。一个正交相位产生器(quadraturephasegenerator)421产生四个14ghz相位，其直接驱动最终的4:1多路复用器(mux)和除频器(frequencydivider)423。发射器(tx)包括一个四分之一速率时钟(14ghz)、一个多相滤波器(poly-phasefilter)425、一个cml到cmos转换器425a、一个具有统计相位误差检测的工作周期和正交误差校正(dutycyclecircuit/quadratureerrorcorrectioncircuit;dcc/qec)电路427、以及相位对齐单元(phasealignedunit)429在数据路径的各个阶段产生重新定时信号。

除频器423在两个低功率相位内插器(phaseinterpolators)431和433中产生四个相位7ghz频率信号。可以通过添加两个低功率相位内插器431和433作为校准回路(calibrationloop)来建构一个相位对齐单元(phasealignedunit)429，以选择良好的时序。细节将在稍后讨论。

为了提高多路复用器(mux)的功率效率和耐受性(robustness)，图2中所显示的(14ghz)复位时闩锁器201被移除。图5a显示了多相位串行化系统(multiphaseserializationsystem)的多相位采样(类似于图1和图2中描述的系统)，通过添加两个低功率相位内插器(phaseinterpolators)531和533，因此不需要高速闩锁器(latches)。在这种情况下，前一个8:4多路复用级的四个子多路复用级51的输出直接耦合到4:1多路复用器(mux)53。信号d1、d2、d3和d4表示来自前一个8:4多路复用级中的各个子多路复用级51输出的数字输入信号，而信号ck0,7g和ck90,7g相应地表示从两个低功率相位内插器(phaseinterpolators)531和533产生的频率信号。

相位内插器(phaseinterpolators)用于许多应用中，包括高速收发器(high-speedtransceivers)，用以从输入频率信号产生内插信号。相位内插器(phaseinterpolators)也可以称为相位旋转器(phaserotators)，它能够调整输入频率信号的相位。个别相位内插器(phaseinterpolators)需要四个相位来分别形成同相(in-phase)和正交(quadrature)频率信号，即i频率信号和q频率信号。四相位(four-phase)输入频率信号ckin(14ghz)由除频器(frequencydivider)523处理，以分别为两个相位内插器(phaseinterpolators)531和533产生两个四相位频率信号。

在本发明的一个较佳实施例中，由两个低功率相位内插器(phaserotators;pis)531和533产生的个别频率信号，即i和q的频率信号，可以输出新的同相频率信号ck0,7g和新的正交频率信号ck90,7g。d1和d2的相位由输出频率信号ck0,7g对准，而d3和d4的相位由输出频率信号ck90,7g对准。d1-d2和d3-d4之间的相对相位(relativephase)固定在90度。因此，可以利用两个相位内插器(phaseinterpolators)531和533来建构校准回路(calibrationloop)，以选择良好时序(goodtiming)用于执行相位对准(phasealignment)。在操作中，频率信号ck4的上升沿(脉冲发生器55产生的25%信号周期频率信号ckin之一)与d1对准。相位对准器528由相位检测器(phasedetector;pd)525和有限状态机(finitestatemachine)527组成，相位检测器(phasedetector;pd)525检测数据信号d1和频率信号ck4的相位，有限状态机(finitestatemachine)527利用频率信号ck4锁定pi码的向下或向上来进行对准校准(calibratethealignment)。

图5b为根据本发明的一个实施例显示出使用两个相位内插器的高速cmos4:1多路复用器(mux)相位对准的操作的示例性时序图(exemplarytimingdiagram)。d1-d2和d3-d4之间存在90度相位。该相位差是通过使用由两个相位内插器(phaseinterpolators)531和533为前一个8:4多路复用级中的多路复用器51产生的不同时钟相位来引入。这是通过在前一个8:4多路复用级中重新定时(retiming)两个多路复用器51来完成。由于频率信号ck4的上升沿被设置为与d1对齐，因此并联的四分之一速率输入数据流由两个相位内插器531和533处理，以分别产生d1、d2、d3和d4单位间隔(unitinterval;ui)的间隔数据流。然后，所述这些ui间隔数据通过被馈送到4:1多路复用器(mux)53和脉冲产生器(pulsegenerator)55的ck1、ck2、ck3和ck4的25%工作周期频率信号依顺序地被选择，以形成串行序列(serialsequence)。阴影区域表示于终端dout处输出数据的串行序列(serialsequence)。

图5c显示有限状态机(finitestatemachine)的对准校准(alignmentcalibration)，在数据流d1的上升沿检查频率信号ck4的状态。如果ck4的值为高(ck4=1)，这意味着d1与ck4相比是延迟的(d1的相位滞后)，则相位插值器531的pi相位代码被设置为+1，使得d1赶上ck4。如果ck4的值低(ck4=0)，这意味着d1与ck4相比是提早的(d1的相位超前)，然后相位插值器531的pi相位代码被设置为-1，让ck4赶上d1。既然两个相位插值器531和533之间的相对相位是固定的，因此pi相位码可以从相位插值器531或533中选择。

在一个较佳实施例中，如图5d-5e所示，可以通过利用d型正反器(d-typeflipflop)在数据流d1的上升沿检查频率信号ck4的状态来执行对准校准，如果在d1的上升沿处，ck4的值为高(ck4=1，由“a”表示)，即由实线指示的数据流，则相位插值器531的pi相位代码被设置为+1(向上)让d1赶上ck4；如果在d1的上升沿处，ck4的值为低(ck4=0，由“b”表示)，即由虚线表示的数据流d1，则相位插值器531的pi相位代码被设置为-1(向下)让ck4赶上d1。

传统用于电压模式驱动器的cmos4:1多路复用器(mux)，如图3a和图3b所示。它们的电路包括具有与两个传输闸串联的反相器或具有数个pmos开关和nmos开关的堆栈组件连接以形成上拉/下拉单元(pull-up/pull-downcells)，以传递数据流和频率信号。用于图3a-3b中提到的4:1多路复用器核心(muxcore)的多路复用器电路，由于晶体管数量众多，因此会增加rc常数，这将极大地影响数据传输的速度。

电压模式驱动器需要轨到轨(railtorail)输入摆幅(inputswing)以保持输出阻抗和摆幅，因此需要高速cmos4:1多路复用器(mux)。参照图6，一个用于发射器中的电压模式驱动器的高速4:1多路复用器(mux)600被提出。每个分割段(segment)61、63、65或67表示由25%脉冲产生器605产生的一个时钟路径的驱动器分割，其可以使用p-over-n电压驱动器来设计，其包括一个第一电源611、一个pmos晶体管613和一个nmos晶体管615、以及一个第二电源611a串联连接以形成一电流路径、一个nand闸617和nor闸619分别耦合到所述pmos和nmos晶体管的闸极用于频率信号(ck1和)和数据流d1的输入。在这个4:1多路复用器(mux)电路中，在每个分割段中，数据或时钟路径只有一个晶体管(其导通状态像电阻一样)，这可以大大降低高速运行时的功率损耗，并且可以增加数据通讯的带宽。

如本领域技术人员可以理解的，本发明的前述较佳实施例是用以说明本发明而非限制本发明。其中已经结合较佳实施例描述了本发明，将对本领域技术人员提出修改。因此，本发明不限于该实施例所描述的技术内容，而是本发明旨在覆盖包括在所附权利要求的精神和范围内的各种修改和类似布置，其范围应该被赋予最宽的解释，由此涵盖所有这些修改和类似的结构。其上虽然已经说明和描述了本发明的优选实施例，但应该理解，可以在不脱离本发明的精神和范围的情况下做出各种改变。