高速低功耗SARADC电容失配自校准方法和电路与流程

技术领域：

本发明为saradc中电容失配的自校准方法和电路，主要应用在高速低功耗小尺寸应用中的adc芯片或soc设计中。

背景技术：
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集成电路自发明以来便沿着摩尔定律飞速发展，工艺线宽不断减小，集成度不断增大。工艺的不断改良对于数字电路的发展至关重要，到当今社会，数字信号的处理能力，数字存储技术发展都已经相当成熟。作为模拟世界和数字电路的桥梁，模数转换器(analogdigitalconverter,adc)是非常重要的一个模块，它在各个领域包括通信，能源，医疗，仪器仪表甚至现在正快速发展的ai领域等都有广泛应用。可以说，adc的发展制约着整个集成电路的发展。

在很多应用上，都需要将很多模块集成到一个系统中，即所谓的soc(systemonchip)，adc在soc中常常处于模拟后端或者射频前端。在soc设计中，要求adc做到小尺寸，低功耗设计，为了降低对前级的负载，常常还需要将adc输入电容设计的非常小，这就对adc的面积和功耗提出了更为严格的要求。在这些应用中，saradc因其结构简单，面积较小，功耗较低是最常用到的结构，而在传统的saradc中dac电容阵列所占面积比例最大，常常占到整个adc的1/3左右，且大的dac电容意味着大的输入电容，所以为了进一步降低电容尺寸同时减小输入电容，需要将单位电容设计的很小，这就会带来较大的电容失配，需要加入电容失配校准技术。本发明提出了一种基于码密度统计的电容失配前台校准方法，其电路结构简单，功耗低，在高速低功耗小尺寸应用中前景很大。

技术实现要素：
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本发明提出了一种应用于高速saradc中的电容失配前台校准方案，本方案依据电容失配会导致在某些特定位置码密度分布会出现多码或少码的原理来设计，校准电路代价小，易于实现高速低功耗设计。

本发明的电容失配校准电路由校准电路模块101，校准电容模块102，saradc核心转换模块103，片上线性波形发生器104组成，电路架构如图1所示。

校准电路中所包含的saradc核心转换模块为全电容式异步时钟saradc，其高n位(c1，c2,…)需要被校准，n取值与所设计adc位数有关，需要被校准的电容为205；每一位需要被校准的电容都对应校准电容模块中不同段位的电容段。校准电路模块包括状态控制器206，数字校准逻辑207，校准码输出寄存器208，数字比较器209；其中状态控制器控制saradc核心转换模块进入不同的工作模式，数字校准逻辑模块产生校准电容底板所接电位的控制信号；校准码输出寄存器存储每一位需校准电容的校准码；数字比较器完成saradc核心转换模块输出的数字码的统计和比较。

整个adc的工作流程如下，系统上电后，校准电路模块中的状态控制器控制saradc核心转换模块首先进入校准模式，需要被校准的电容从低位到高位依次被校准，此时saradc核心转换模块对片上线性波形产生电路产生的信号进行采样和转换，然后校准电路模块中的数字比较器完成对saradc核心转换模块输出的数字码的统计和比较，数字校准逻辑则依据比较结果输出各位需要校准电容的校准码，并控制校准电容模块电容底板接相应的电位；校准结束后，状态控制器控制saradc核心转换模块进入正常转换模式，对外部输入进行采样和转换；数字校准逻辑依据校准码和saradc核心转换模块输出的数字码来控制校准电容模块电容底板接相应的电位。在校准较低位的电容时，比其位数高的电容不参与da转换，这些高位电容底板接共模电平，这样校准每一位电容时都可以认为当位电容为最高位电容。

saradc核心转换模块为电容式同步逻辑异步时钟saradc电路结构，其采样输入可以是外部模拟输入，也可以是片上线性波形发生器产生的信号，其中片上线性波形发生器可以产生三角波信号或斜坡信号；在校准模式时状态控制器控制saradc核心转换模块对片上线性波形发生器产生的信号进行采样；在正常转换时，saradc核心转换模块对外部模拟输入进行采样。

在校准电容阵列中的电容底板所接电平的控制信号由数字校准逻辑模块产生，在校准模式下，数字校准逻辑模块依据数字比较器输出产生控制信号；在正常转换模式下，数字校准逻辑模块依据校准码和saradc核心转换模块输出的数字码产生控制信号。

校准电容模块为全电容阵列，saradc核心模块中每一位需要校准的电容都对应自己的校准电容段，电容共顶板，底板可接不同的电压；校准电容模块中的cc一端接校准电容共同的顶板，另一端接saradc核心模块中电容阵列的顶板。

本发明的优点是电容失配校准电路代价小，在saradc主电路基础上增加的电路少，而且对saradc主电路基本没有改动，可以实现高速转换。

附图说明：

图1本发明提出的应用于高速saradc中的电容失配校准电路结构

图2整体adc工作流程图

图3最高位电容失配时对应的码元分布变化

具体实施方式：

下面结合附图和实例对本发明作进一步描述。

本发明是一种应用在高速saradc中的电容失配自校准方法和电路，其电路框架如图1所示，整个adc电路主要由校准电路模块101，校准电容模块102，saradc核心转换模块103，片上线性波形发生器104组成。

校准电路中所包含的saradc核心转换模块为全电容式异步时钟saradc，其高n位(c1，c2,…)需要被校准，n取值与所设计adc位数有关，需要被校准的电容为205；每一位需要被校准的电容都对应校准电容模块中不同段位的电容段，校准电容只参与da转换不参与采样。校准电路模块包括状态控制器206，数字校准逻辑207，校准码输出寄存器208，数字比较器构成209；其中状态控制器控制电路进入不同的工作模式，数字校准逻辑模块产生校准电容底板所接电位的控制信号；校准码输出寄存器存储每一位需校准电容的校准码；数字比较器完成saradc核心转换模块输出的数字码的统计和比较。

本发明提出的是一种前台校准方案，片上线性波形发生器包括三角波发生器，斜坡信号发生器，下面以三角波发生器，且校准saradc核心转换模块中的高两位电容c1，c2为例说明校准转换过程:

在系统上电后adc工作流程图如图2所示，校准电路模块中的状态控制器控制saradc核心转换模块首先进入校准模式，首先校准c2，电容c1的底板接固定电位，这样c2相当于最高位电容。对于二进制saradc来说，当输入信号在零点附近线性变化时，数字码会在整个码元区间(全0到全1)的中间位置均匀分布，如果c2电容值比设计值偏大，则会出现多码；偏小会出现少码，如图3所示，基于这个原理，在saradc核心转换模块对片上三角波电路产生的信号进行采样和转换后，校准电路模块中的数字比较器完成对数字码的统计和比较，根据统计结果可以得到电容失配信息，并控制校准电容模块中校准c1所用的dac增加或减少参与da转换的电容数量，最终使码密度分布均匀；校准完c2后，开始校准c1，过程与校准c2过程相同。从上面分析可以看出，对于每一位电容的校准，片上线性波形发生器产生的信号都只需在零点附近有很好的线性度即可，信号幅度可以很小，这样大大降低了校准电路功耗和校准时间，同时，由于信号幅度小，校准信号采样开关可以直接使用小尺寸cmos传输门，降低开关带来的非线性。

整个校准结束后，状态控制器控制saradc核心转换模块进入正常转换模式，对外部输入进行采样和转换；数字校准逻辑依据校准码和saradc核心转换模块输出的数字码控制校准电容模块电容底板接相应的电位。

从以上的分析可以看出，本发明提出的电容失配校准电路可以实现对多位电容的失配校准，电路结构简单，功耗低，且不会影响saradc高速转换，在低功耗小尺寸高速saradc中有很大的应用前景。