包括时钟路径的半导体装置及包括该装置的半导体系统的制作方法

相关申请的交叉引用

本申请要求2018年11月8日在韩国知识产权局提交的申请号为10-2018-0136577的韩国专利申请的优先权，其公开内容通过引用整体合并于此。

各种实施例总体而言涉及一种集成电路技术，更具体地，涉及一种时钟发生电路，以及包括该时钟发生电路的半导体装置和系统。

背景技术：

电子设备可以包括许多电子组件。在电子组件之中，计算机系统可以包括大量由半导体构成的半导体装置。构成计算机系统的半导体装置可以在传送和接收时钟信号和数据时彼此通信。半导体装置可以同步于时钟信号来操作。时钟信号可以从振荡器、锁相环(pll)等来产生。

半导体装置可以接收系统时钟信号以执行各种操作，并且从系统时钟信号产生内部时钟信号，以便在半导体装置中使用系统时钟信号。内部时钟信号可以通过对系统时钟信号进行分频来产生，或者通过增大外部时钟信号的频率来产生。

技术实现要素：

在一个实施例中，一种半导体装置可以包括第一时钟路径、第二时钟路径、振荡路径发生电路和延迟信息发生电路。第一时钟路径可以被配置为通过将第一相位时钟信号延迟来产生第一输出时钟信号。第二时钟路径可以被配置为通过基于延迟补偿信号而将第二相位时钟信号延迟来产生第二输出时钟信号。振荡路径发生电路可以被配置为：形成具有第一时钟路径的振荡路径以产生振荡信号，以及形成具有第二时钟路径的振荡路径以产生振荡信号。延迟信息发生电路可以被配置为基于振荡信号来产生延迟补偿信号。

在一个实施例中，提供了一种半导体系统的操作方法，所述半导体系统包括半导体装置，所述半导体装置包括：第一时钟路径，其被配置为通过将第一相位时钟信号延迟来产生第一输出时钟信号；以及第二时钟路径，其被配置为通过将第二相位时钟信号延迟来产生第二输出时钟信号。所述操作方法可以包括：形成具有第一时钟路径的第一振荡路径，并且产生与第一振荡路径的延迟量相对应的第一延迟信息信号。所述操作方法包括：形成具有第二时钟路径的第二振荡路径，并且产生与第二振荡路径的延迟量相对应的第二延迟信息信号。所述操作方法可以包括：通过对第一延迟信息信号和第二延迟信息信号执行运算来产生延迟补偿信号。操作方法可以包括：基于延迟补偿信号来设置第二时钟路径的延迟量。

在一个实施例中，一种半导体系统可以包括外部设备和半导体装置。外部设备可以被配置为产生系统时钟信号。半导体装置可以被配置为从外部设备接收系统时钟信号。半导体装置包括多相位时钟发生电路、第一时钟路径、第二时钟路径和时钟路径监控电路。多相位时钟发生电路被配置为基于系统时钟信号来产生第一相位时钟信号和第二相位时钟信号。第一时钟路径可以被配置为通过将第一相位时钟信号延迟来产生第一输出时钟信号。第二时钟路径可以被配置为通过基于延迟补偿信号而将第二相位时钟信号延迟来产生第二输出时钟信号。时钟路径监控电路可以被配置为：形成具有第一时钟路径的振荡路径以产生第一延迟信息信号，形成具有第二时钟路径的振荡路径以产生第二延迟信息信号，以及基于第一延迟信息信号和第二延迟信息信号来产生延迟补偿信号。

附图说明

图1示出了根据一个实施例的半导体装置的配置。

图2示出了图1中的第一时钟路径至第四时钟路径和振荡路径发生电路的配置以及在第一时钟路径至第四时钟路径与振荡路径发生电路之间的耦接关系。

图3示出了图1的延迟信息发生电路和半导体装置的一些组件，这些组件可以耦接到延迟信息发生电路。

图4是示出了根据一个实施例的半导体装置的操作的时序图。

图5示出了根据一个实施例的半导体系统的配置。

具体实施方式

图1示出了根据一个实施例的半导体装置100的配置。在图1中，半导体装置100可以从外部设备(未示出)接收系统时钟信号clk并且产生内部时钟信号。在一个实施例中，半导体装置100可以从半导体装置100的外部接收系统时钟信号clk并且产生内部时钟信号。内部时钟信号可以包括具有不同相位的多个时钟信号。半导体装置100可以包括多个时钟路径以产生内部时钟信号。半导体装置100可以监控多个时钟路径的延迟时间和/或延迟量，并且设置多个时钟路径的延迟时间和/或延迟量，使得多个时钟路径具有基本相同的延迟时间和/或延迟量。基于多个时钟路径中的一个时钟路径，半导体装置100可以改变其他时钟路径的延迟时间和/或延迟量。

在图1中，半导体装置100可以包括时钟发生电路110和时钟路径监控电路120。时钟发生电路110可以从第一相位时钟信号iclk产生第一输出时钟信号iclko，以及从第二相位时钟信号qclk产生第二输出时钟信号qclko。时钟发生电路110可以从第三相位时钟信号ibclk产生第三输出时钟信号ibclko，以及从第四相位时钟信号qbclk产生第四输出时钟信号qbclko。时钟发生电路110可以包括第一时钟路径111、第二时钟路径112、第三时钟路径113和第四时钟路径114。第一时钟路径111可以接收第一相位时钟信号iclk。第一时钟路径111可以通过将第一相位时钟信号iclk延迟来产生第一输出时钟信号iclko。第二时钟路径112可以接收第二相位时钟信号qclk。第二时钟路径112可以通过将第二相位时钟信号qclk延迟来产生第二输出时钟信号qclko。第二时钟路径112的延迟时间和/或延迟量可以基于第一延迟补偿信号dqc而调整和/或改变。第三时钟路径113可以接收第三相位时钟信号ibclk。第三时钟路径113可以通过将第三相位时钟信号ibclk延迟来产生第三输出时钟信号ibclko。第三时钟路径113的延迟时间和/或延迟量可以基于第二延迟补偿信号dibc而调整和/或改变。第四时钟路径114可以接收第四相位时钟信号qbclk。第四时钟路径114可以通过将第四相位时钟信号qbclk延迟来产生第四输出时钟信号qbclko。第四时钟路径114的延迟时间和/或延迟量可以基于第三延迟补偿信号dqbc而调整和/或改变。

第一相位时钟信号至第四相位时钟信号iclk、qclk、ibclk和qbclk之间可以具有与单位相位相对应的相位差。例如，第一相位时钟信号iclk可以具有领先于第二相位时钟信号qclk单位相位的相位，第二相位时钟信号qclk可以具有领先于第三相位时钟信号ibclk单位相位的相位，以及第三相位时钟信号ibclk可以具有领先于第四相位时钟信号qbclk单位相位的相位。单位相位可以对应于第一相位时钟信号至第四相位时钟信号iclk、qclk、ibclk和qbclk中的每个相位时钟信号的1/4周期，即，例如90度。图1示出了四个时钟路径和四个相位时钟信号，但是时钟路径和相位时钟信号的数量不限于此。在一个实施例中，可以提供八个时钟路径和八个相位时钟信号，并且八个相位时钟信号之间可以具有45度的相位差。

时钟路径监控电路120可以监控第一时钟路径111至第四时钟路径114的延迟时间和/或延迟量。时钟路径监控电路120可以被耦接到第一时钟路径111至第四时钟路径114，以与第一时钟路径111至第四时钟路径114分别形成振荡路径。时钟路径监控电路120可以基于从各个振荡路径产生的振荡信号rod来测量第一时钟路径111至第四时钟路径114的延迟时间和/或延迟量。时钟路径监控电路120可以依次与第一时钟路径111至第四时钟路径114形成振荡路径。时钟路径监控电路120可以根据测量结果和/或监控结果来调整第一时钟路径111至第四时钟路径114中的一个或更多个时钟路径的延迟时间和/或延迟量。第一时钟路径111可以用作参考时钟路径。时钟路径监控电路120可以设置第二时钟路径112至第四时钟路径114的延迟时间和/或延迟量，使得第二时钟路径112至第四时钟路径114可以与第一时钟路径111具有基本相同的延迟时间和/或延迟量。

时钟路径监控电路120可以包括振荡路径发生电路121和延迟信息发生电路122。振荡路径发生电路121可以耦接到第一时钟路径111至第四时钟路径114。振荡路径发生电路121可以形成包括第一时钟路径111至第四时钟路径114的振荡路径。振荡路径发生电路121可以形成具有第一时钟路径111至第四时钟路径114的振荡路径，以产生振荡信号rod。振荡路径发生电路121可以耦接到第一时钟路径111并且形成包括第一时钟路径111的第一振荡路径。振荡路径发生电路121可以耦接到第二时钟路径112并且形成包括第二时钟路径112的第二振荡路径。振荡路径发生电路121可以耦接到第三时钟路径113并且形成包括第三时钟路径113的第三振荡路径。振荡路径发生电路121可以耦接到第四时钟路径114并且形成包括第四时钟路径114的第四振荡路径。

振荡路径发生电路121可以通过第一振荡路径产生第一振荡信号rod1。振荡路径发生电路121可以耦接到第一时钟路径111的输出端子，接收第一时钟路径111的输出，并且产生第一振荡信号rod1。振荡路径发生电路121可以将第一振荡信号rod1反馈到第一时钟路径111的输入端子。第一振荡信号rod1的时段和/或周期可以对应于第一时钟路径111的延迟量。振荡路径发生电路121可以通过第二振荡路径产生第二振荡信号rod2。振荡路径发生电路121可以耦接到第二时钟路径112的输出端子，接收第二时钟路径112的输出，并且产生第二振荡信号rod2。振荡路径发生电路121可以将第二振荡信号rod2反馈到第二时钟路径112的输入端子。第二振荡信号rod2的时段和/或周期可以对应于第二时钟路径112的延迟量。

振荡路径发生电路121可以通过第三振荡路径产生第三振荡信号rod3。振荡路径发生电路121可以耦接到第三时钟路径113的输出端子，接收第三时钟路径113的输出，并且产生第三振荡信号rod3。振荡路径发生电路121可以将第三振荡信号rod3反馈到第三时钟路径113的输入端子。第三振荡信号rod3的时段和/或周期可以对应于第三时钟路径113的延迟量。振荡路径发生电路121可以通过第四振荡路径产生第四振荡信号rod4。振荡路径发生电路121可以耦接到第四时钟路径114的输出端子，接收第四时钟路径114的输出，并且产生第四振荡信号rod4。振荡路径发生电路121可以将第四振荡信号rod4反馈到第四时钟路径114的输入端子。第四振荡信号rod4的时段和/或周期可以对应于第四时钟路径114的延迟量。

延迟信息发生电路122可以接收从振荡路径发生电路121输出的振荡信号rod。延迟信息发生电路122可以基于振荡信号rod而产生延迟信息信号。延迟信息发生电路122可以基于第一振荡信号rod1至第四振荡信号rod4而分别产生与第一振荡信号rod1至第四振荡信号rod4相对应的延迟信息信号。延迟信息信号可以包括与第一时钟路径111至第四时钟路径114的延迟时间和/或延迟量相对应的各条信息。例如，延迟信息信号可以包括与第一时钟路径111的延迟量相对应的第一延迟信息信号，与第二时钟路径112的延迟量相对应的第二延迟信息信号，与第三时钟路径113的延迟量相对应的第三延迟信息信号，以及与第四时钟路径114的延迟量相对应的第四延迟信息信号。

第一时钟路径111可以用作参考时钟路径。第一延迟信息信号可以用作参考延迟信息信号。延迟信息发生电路122可以基于第一延迟信息信号与第二延迟信息信号而产生第一延迟补偿信号dqc。延迟信息发生电路122可以通过对第一延迟信息信号与第二延迟信息信号执行运算来产生第一延迟补偿信号dqc。第一延迟补偿信号dqc可以具有与在第一延迟信息信号和第二延迟信息信号之间的差值相对应的代码值。延迟信息发生电路122可以基于第一延迟信息信号和第三延迟信息信号而产生第二延迟补偿信号dibc。延迟信息发生电路122可以通过对第一延迟信息信号和第三延迟信息信号执行运算来产生第二延迟补偿信号dibc。第二延迟补偿信号dibc可以具有与在第一延迟信息信号和第三延迟信息信号之间的差值相对应的代码值。延迟信息发生电路122可以基于第一延迟信息信号和第四延迟信息信号而产生第三延迟补偿信号dqbc。延迟信息发生电路122可以通过对第一延迟信息信号和第四延迟信息信号执行运算来产生第三延迟补偿信号dqbc。第三延迟补偿信号dqbc可以具有与在第一延迟信息信号和第四延迟信息信号之间的差值相对应的代码值。

延迟信息发生电路122可以将第一延迟补偿信号dqc提供给第二时钟路径112，以便调整第二时钟路径112的延迟量并且设置第二时钟路径112的延迟时间。因为第一延迟补偿信号dqc是基于第一延迟信息信号与第二延迟信息信号之间的差值而产生的，所以通过第一延迟补偿信号dqc调整的第二时钟路径112的延迟量可以变得基本上等于第一时钟路径111的延迟量。延迟信息发生电路122可以将第二延迟补偿信号qibc提供给第三时钟路径113，以便调整第三时钟路径113的延迟量并设置第三时钟路径113的延迟时间。因为第二延迟补偿信号dibc是基于第一延迟信息信号与第三延迟信息信号之间的差值而产生的，所以通过第二延迟补偿信号dibc调整的第三时钟路径113的延迟量可以变得基本上等于第一时钟路径111的延迟量。延迟信息发生电路122可以将第三延迟补偿信号dqbc提供给第四时钟路径114，以便调整第四时钟路径114的延迟量并设置第四时钟路径114的延迟时间。因为第三延迟补偿信号dqbc是基于第一延迟信息信号与第四延迟信息信号之间的差值而产生的，所以通过第三延迟补偿信号dqbc调整的第四时钟路径114的延迟量可以变得基本上等于第一时钟路径111的延迟量。

在图1中，时钟发生电路110还可以包括多相位时钟发生电路115。多相位时钟发生电路115可以从外部设备接收系统时钟信号clk。系统时钟信号clk可以作为单端信号输入，或者作为差分信号与互补信号clkb一起输入。多相位时钟发生电路115可以通过调整系统时钟信号clk的相位或转换系统时钟信号clk的频率来产生第一相位时钟信号至第四相位时钟信号iclk、qclk、ibclk和qbclk。例如，多相位时钟发生电路115可以对系统时钟信号clk进行分频，并基于已分频的时钟信号而产生第一相位时钟信号至第四相位时钟信号iclk、qclk、ibclk和qbclk。即，第一相位时钟信号至第四相位时钟信号iclk、qclk、ibclk和qbclk可以具有比系统时钟信号clk更低的频率。

多相位时钟发生电路115可以接收监控信号mon。多相位时钟发生电路115可以基于监控信号mon而将第一相位时钟信号至第四相位时钟信号iclk、qclk、ibclk和qbclk固定为特定电平。例如，当监控信号mon被使能时，多相位时钟发生电路115可以将具有逻辑高电平的电平信号输出到第一时钟路径111至第四时钟路径114。监控信号mon可以在监控操作模式下被使能，在所述监控操作模式中半导体装置100监控第一时钟路径111至第四时钟路径114的延迟时间和/或延迟量。

图2示出了图1中的第一时钟路径111至第四时钟路径114和振荡路径发生电路121的配置以及在第一时钟路径111至第四时钟路径114与振荡路径发生电路121之间的耦接关系。参考图2，第一时钟路径111可以包括第一振荡控制器211和第一延迟器212。第一振荡控制器211可以接收第一相位时钟信号iclk和振荡信号rod。由第一振荡控制器211接收的振荡信号可以是第一振荡信号rod1。第一振荡控制器211可以在半导体装置100的监控操作模式下输出第一振荡信号rod1，并且可以在半导体装置100的正常操作模式下输出第一相位时钟信号iclk。正常操作模式可以包括除监控操作模式之外的任何操作模式。第一延迟器212可以通过将第一振荡控制器211的输出延迟来产生第一输出时钟信号iclko。第一延迟器212可以具有被设置为参考时间的延迟时间。第一延迟器212可以是固定延迟器。第一时钟路径111还可以包括缓冲器213，其被配置为对第一振荡控制器211的输出和固定延迟器212的输出进行缓冲。第一振荡控制器211可以被配置为执行与非运算和反相操作，并且可以包括，例如但不限于，被配置为接收第一相位时钟信号iclk和第一振荡信号rod1的与非门，以及被配置为将与非门的输出反相的反相器。

第二时钟路径112可以包括第二振荡控制器221和第二延迟器222。第二振荡控制器221可以接收第二相位时钟信号qclk和振荡信号rod。由第二振荡控制器221接收的振荡信号可以是第二振荡信号rod2。第二振荡控制器221可以在半导体装置100的监控操作模式下输出第二振荡信号rod2，并且可以在半导体装置100的正常操作模式下输出第二相位时钟信号qclk。第二延迟器222可以通过将第二振荡控制器221的输出延迟来产生第二输出时钟信号qclko。第二延迟器222可以接收第一延迟补偿信号dqc。第二延迟器222可以是可变延迟器。第二延迟器222的延迟时间和/或延迟量可以基于第一延迟补偿信号dqc来调整。第二时钟路径112还可以包括缓冲器223，其被配置为对第二振荡控制器221的输出和第二延迟器222的输出进行缓冲。第二振荡控制器221可以被配置为执行与非运算和反相操作，并且可以包括，例如但不限于，被配置为接收第二相位时钟信号qclk和第二振荡信号rod2的与非门，以及被配置为将与非门的输出反相的反相器。

第三时钟路径113可以包括第三振荡控制器231和第三延迟器232。第三振荡控制器231可以接收第三相位时钟信号ibclk和振荡信号rod。由第三振荡控制器231接收的振荡信号可以是第三振荡信号rod3。第三振荡控制器231可以在半导体装置100的监控操作模式下输出第三振荡信号rod3，并且可以在半导体装置100的正常操作模式下输出第三相位时钟信号ibclk。第三延迟器232可以通过将第三振荡控制器231的输出延迟来产生第三输出时钟信号ibclko。第三延迟器232可以接收第二延迟补偿信号dibc。第三延迟器232可以是可变延迟器。可变延迟器232的延迟时间和/或延迟量可以基于第二延迟补偿信号dibc来调整。第三时钟路径113还可以包括缓冲器233，其被配置为对第三振荡控制器231的输出和第三延迟器232的输出进行缓冲。第三振荡控制器231可以被配置为执行与非运算和反相操作，并且可以包括，例如但不限于，被配置为接收第三相位时钟信号ibclk和第三振荡信号rod3的与非门，以及被配置为将与非门的输出反相的反相器。

第四时钟路径114可以包括第四振荡控制器241和第四延迟器242。第四振荡控制器241可以接收第四相位时钟信号qbclk和振荡信号rod。由第四振荡控制器241接收的振荡信号可以是第四振荡信号rod4。第四振荡控制器241可以在半导体装置100的监控操作模式下输出第四振荡信号rod4，并且可以在半导体装置100的正常操作模式下输出第四相位时钟信号qbclk。第四延迟器242可以通过将第四振荡控制器241的输出延迟来产生第四输出时钟信号qbclko。第四延迟器242可以接收第三延迟补偿信号dqbc。第四延迟器242可以是可变延迟器。可变延迟器242的延迟时间和/或延迟量可以基于第三延迟补偿信号dqbc来调整。第四时钟路径114还可以包括缓冲器243，其被配置为对第四振荡控制器241的输出和第四延迟器242的输出进行缓冲。第四振荡控制器241可以被配置为执行与非运算和反相操作，并且可以包括，例如但不限于，被配置为接收第四相位时钟信号qbclk和第四振荡信号rod4的与非门，以及被配置为将与非门的输出反相的反相器。

振荡路径发生电路121可以包括第一路径选择器251和第二路径选择器252。第一路径选择器251可以接收从第一时钟路径111至第四时钟路径114输出的信号，即，第一输出时钟信号至第四输出时钟信号iclko、qclko、ibclko和qbclko。第一路径选择器251可以基于使能信号而耦接到第一时钟路径111至第四时钟路径114的输出端子中的一个输出端子，并且基于从第一时钟路径111至第四时钟路径114中的一个时钟路径输出的信号而产生振荡信号rod。第一路径选择器251可以基于第一使能信号en1而耦接到第一时钟路径111的输出端子，并且从第一输出时钟信号iclko产生振荡信号rod。振荡信号可以是第一振荡信号rod1。第一路径选择器251可以基于第二使能信号en2而耦接到第二时钟路径112的输出端子，并且从第二输出时钟信号qclko产生振荡信号rod。振荡信号可以是第二振荡信号rod2。第一路径选择器251可以基于第三使能信号en3而耦接到第三时钟路径113的输出端子，并且从第三输出时钟信号ibclko产生振荡信号rod。振荡信号可以是第三振荡信号rod3。第一路径选择器251可以基于第四使能信号en4而耦接到第四时钟路径114的输出端子，并且从第四输出时钟信号qbclko产生振荡信号rod。振荡信号可以是第四振荡信号rod4。

第二路径选择器252可以接收振荡信号rod，并且可以耦接到第一时钟路径111至第四时钟路径114中的一个。第二路径选择器252可以基于使能信号而耦接到第一时钟路径111至第四时钟路径114的输入端子中的一个输入端子。第二路径选择器252可以将振荡信号rod反馈到第一时钟路径111至第四时钟路径114中的一个时钟路径。第二路径选择器252可以基于第一使能信号en1而耦接到第一时钟路径111的输入端子，并且将振荡信号rod作为第一振荡信号rod1反馈到第一时钟路径111。第二路径选择器252可以基于第二使能信号en2而耦接到第二时钟路径112的输入端子，并且将振荡信号rod作为第二振荡信号rod2反馈到第二时钟路径112。第二路径选择器252可以基于第三使能信号en3而耦接到第三时钟路径113的输入端子，并且将振荡信号rod作为第三振荡信号rod3反馈到第三时钟路径113。第二路径选择器252可以基于第四使能信号en4而耦接到第四时钟路径114的输入端子，并且将振荡信号rod作为第四振荡信号rod4反馈到第四时钟路径114。

振荡路径发生电路121还可以包括反相器253和缓冲器254。反相器253可以将第一路径选择器251的输出反相。缓冲器254可以耦接到反相器253，并且通过缓冲第一反相器253的输出来产生振荡信号rod。当第一使能信号en1被使能时，第一路径选择器251可以耦接到第一时钟路径111的输出端子，而第二路径选择器252可以耦接到第一时钟路径111的输入端子。因此，振荡路径发生电路121可以形成包括第一时钟路径111的第一振荡路径。当第二使能信号en2被使能时，第一路径选择器251可以耦接到第二时钟路径112的输出端子，而第二路径选择器252可以耦接到第二时钟路径112的输入端子。因此，振荡路径发生电路121可以形成包括第二时钟路径112的第二振荡路径。当第三使能信号en3被使能时，第一路径选择器251可以耦接到第三时钟路径113的输出端子，而第二路径选择器252可以耦接到第三时钟路径113的输入端子。因此，振荡路径发生电路121可以形成包括第三时钟路径113的第三振荡路径。当第四使能信号en4被使能时，第一路径选择器251可以耦接到第四时钟路径114的输出端子，而第二路径选择器252可以耦接到第四时钟路径114的输入端子。因此，振荡路径发生电路121可以形成包括第四时钟路径114的第四振荡路径。

图3示出了图1的延迟信息发生电路122以及半导体装置100的一些组件，这些组件可以耦接到延迟信息发生电路122。参考图3，延迟信息发生电路122可以包括计数器310、使能信号发生器320和延迟补偿信号发生器330。计数器310可以接收从振荡路径发生电路121输出的振荡信号rod。计数器310可以接收使能信号en。使能信号en可以在半导体装置100的监控模式下以特定时间间隔被使能。例如，可以从图1中所示的监控信号mon产生使能信号en。计数器310可以将使能信号en计数为振荡信号rod。计数器310可以通过在使能信号en被使能的时段中对振荡信号rod进行计数来产生延迟信息信号di。计数器310可以通过对经由形成具有第一时钟路径111的振荡路径而产生的振荡信号(即，第一振荡信号rod1)进行计数来产生延迟信息信号di。该延迟信息信号可以是第一延迟信息信号dii。第一延迟信息信号dii可以用作参考延迟信息信号。计数器310可以通过对经由形成具有第二时钟路径112的振荡路径而产生的振荡信号(即，第二振荡信号rod2)进行计数来产生延迟信息信号di。该延迟信息信号可以是第二延迟信息信号diq。计数器310可以通过对经由形成具有第三时钟路径113的振荡路径而产生的振荡信号(即，第三振荡信号rod3)进行计数来产生延迟信息信号di。该延迟信息信号可以是第三延迟信息信号diib。计数器310可以通过对经由形成具有第四时钟路径114的振荡路径而产生的振荡信号(即，第四振荡信号rod4)进行计数来产生延迟信息信号di。该延迟信息信号可以是第四延迟信息信号diqb。计数器310可以基于复位信号rstb而被复位，并将延迟信息信号di初始化。

使能信号发生器320可以基于使能信号en而产生第一使能信号en1至第四使能信号en4。使能信号发生器320可以将第一次被使能的使能信号en输出为第一使能信号en1。使能信号发生器320可以将第二次被使能的使能信号en输出为第二使能信号en2。使能信号发生器320可以将第三次被使能的使能信号en输出为第三使能信号en3。使能信号发生器320可以将第四次被使能的使能信号en输出为第四使能信号en4。此外，使能信号发生器320可以基于使能信号en而产生第一锁存信号lati、第二锁存信号latq、第三锁存信号latib和第四锁存信号latqb。当第一使能信号en1被禁止时，使能信号发生器320可以将第一锁存信号lati使能。当第二使能信号en2被禁止时，使能信号发生器320可以将第二锁存信号latq使能。当第三使能信号en3被禁止时，使能信号发生器320可以将第三锁存信号latib使能。当第四使能信号en4被禁止时，使能信号发生器320可以将第四锁存信号latqb使能。

延迟补偿信号发生器330可以接收延迟信息信号di并产生延迟补偿信号。延迟补偿信号发生器330可以基于第一延迟信息信号至第四延迟信息信号dii、diq、diib和diqb而产生第一延迟补偿信号至第三延迟补偿信号dqc、dibc和dqbc。延迟补偿信号发生器330可以基于第一延迟信息信号dii和第二延迟信息信号diq而产生第一延迟补偿信号dqc。延迟补偿信号发生器330可以基于第一延迟信息信号dii和第三延迟信息信号diib而产生第二延迟补偿信号dibc。延迟补偿信号发生器330可以基于第一延迟信息信号dii和第四延迟信息信号diqb而产生第三延迟补偿信号dqbc。

延迟补偿信号发生器330可以包括第一寄存器331、第二寄存器332、第三寄存器333、第四寄存器334、第一运算单元335、第二运算单元336和第三运算单元337。第一寄存器331可以从计数器310接收延迟信息信号di，并且从使能信号发生器320接收第一锁存信号lati。当第一锁存信号lati被使能时，第一寄存器331可以储存延迟信息信号di。因此，第一寄存器331可以储存第一延迟信息信号dii。第二寄存器332可以从计数器310接收延迟信息信号di，并且从使能信号发生器320接收第二锁存信号latq。当第二锁存信号latq被使能时，第二寄存器332可以储存延迟信息信号di。因此，第二寄存器332可以储存第二延迟信息信号diq。第三寄存器333可以从计数器310接收延迟信息信号di，并且从使能信号发生器320接收第三锁存信号latib。当第三锁存信号latib被使能时，第三寄存器333可以储存延迟信息信号di。因此，第三寄存器333可以储存第三延迟信息信号diib。第四寄存器334可以从计数器310接收延迟信息信号di，并且从使能信号发生器320接收第四锁存信号latqb。当第四锁存信号latqb被使能时，第四寄存器334可以储存延迟信息信号di。因此，第四寄存器334可以储存第四延迟信息信号diqb。

第一运算单元335可以接收储存在第一寄存器331和第二寄存器332中的第一延迟信息信号dii和第二延迟信息信号diq。第一运算单元335可以基于第一延迟信息信号dii和第二延迟信息信号diq而产生第一延迟补偿信号dqc。第一运算单元335可以通过对第一延迟信息信号dii和第二延迟信息信号diq执行运算来产生第一延迟补偿信号dqc。例如，该运算可以是减法。第一运算单元335可以通过从第一延迟信息信号dii中减去第二延迟信息信号diq来产生第一延迟补偿信号dqc。因此，第一延迟补偿信号dqc可以具有与在第一延迟信息信号dii和第二延迟信息信号diq之间的差值相对应的值，并且包括与在第一时钟路径111和第二时钟路径112之间的延迟时间和/或延迟量的差值相对应的信息。

第二运算单元336可以接收储存在第一寄存器331和第三寄存器333中的第一延迟信息信号dii和第三延迟信息信号diib。第二运算单元336可以基于第一延迟信息信号dii和第三延迟信息信号diib而产生第二延迟补偿信号dibc。第二运算单元336可以通过对第一延迟信息信号dii和第三延迟信息信号diib执行运算来产生第二延迟补偿信号dibc。第二运算单元336可以通过从第一延迟信息信号dii中减去第三延迟信息信号diib来产生第二延迟补偿信号dibc。因此，第二延迟补偿信号dibc可以具有与在第一延迟信息信号dii和第三延迟信息信号diib之间的差值相对应的值，并且包括与在第一时钟路径111和第三时钟路径113之间的延迟时间和/或延迟量的差值相对应的信息。

第三运算单元337可以接收储存在第一寄存器331和第四寄存器334中的第一延迟信息信号dii和第四延迟信息信号diqb。第三运算单元337可以基于第一延迟信息信号dii和第四延迟信息信号diqb而产生第三延迟补偿信号dqbc。第三运算单元337可以通过对第一延迟信息信号dii和第四延迟信息信号diqb执行运算来产生第三延迟补偿信号dqbc。第三运算单元337可以通过从第一延迟信息信号dii中减去第四延迟信息信号diqb来产生第三延迟补偿信号dqbc。因此，第三延迟补偿信号dqbc可以具有与在第一延迟信息信号dii和第四延迟信息信号diqb之间的差值相对应的值，并且包括与在第一时钟路径111和第四时钟路径114之间的延迟时间和/或延迟量的差值相对应的信息。

半导体装置100还可以包括串行器341和发送器342。串行器341可以从计数器310接收延迟信息信号di。串行器341可以将延迟信息信号di转换为串行信号。发送器342可以从串行器341接收串行信号。发送器342可以经由焊盘343而耦接到与外部设备耦接的总线。发送器342可以基于串行信号而驱动总线。发送器342可以驱动焊盘343以将已转换为串行信号的延迟信息信号di输出到外部设备。例如，焊盘343可以是数据焊盘。半导体装置100可以在监控操作模式下经由串行器341和发送器342将延迟信息信号di输出到外部设备。在一个实施例中，串行器341可以接收第一延迟补偿信号至第三延迟补偿信号dqc、dibc和dqbc。半导体装置100可以在监控操作模式下经由串行器341和发送器342将第一延迟补偿信号至第三延迟补偿信号dqc、dibc和dqbc而不是延迟信息信号di输出到外部设备。在一个实施例中，延迟信息信号和延迟补偿信号中的一个或更多个可以经由数据焊盘343而被输出到半导体装置100的外部。在一个实施例中，延迟信息信号和延迟补偿信号中的一个或更多个可以经由数据焊盘343和总线而被输出，以传送到半导体装置100的外部。

图4是示出根据实施例的半导体装置100的操作的时序图。参考图1至图4，根据一个实施例的半导体装置100的操作将描述如下。当半导体装置100在监控操作模式下运行时，监控信号mon可以被使能，并且多相位时钟发生电路115可以输出具有逻辑高电平的电平信号而不是第一相位时钟信号至第四相位时钟信号iclk、qclk、ibclk和qbclk。当复位信号rstb被使能时，计数器310可以被复位。当使能信号en第一次被使能时，第一使能信号en1可以被使能，并且振荡路径发生电路121可以耦接到第一时钟路径111并且形成包括第一时钟路径111的第一振荡路径。振荡路径发生电路121可以形成第一振荡路径以产生第一振荡信号rod1。计数器310可以在第一使能信号en1被使能的时段中通过对第一振荡信号rod1进行计数来产生第一延迟信息信号dii。当第一使能信号en1被禁止时，第一锁存信号lati可以被使能，并且第一寄存器331可以储存第一延迟信息信号dii。当第一锁存信号lati被禁止时，复位信号rstb可以被使能，并且计数器310可以被复位。

当使能信号en第二次被使能时，第二使能信号en2可以被使能，并且振荡路径发生电路121可以耦接到第二时钟路径112并且形成包括第二时钟路径112的第二振荡路径。振荡路径发生电路121可以形成第二振荡路径以产生第二振荡信号rod2。计数器310可以在第二使能信号en2被使能的时段中通过对第二振荡信号rod2进行计数来产生第二延迟信息信号diq。当第二使能信号en2被禁止时，第二锁存信号latq可以被使能，并且第二寄存器332可以储存第二延迟信息信号diq。当第二锁存信号latq被禁止时，复位信号rstb可以被使能，并且计数器310可以被复位。第一运算单元335可以通过对第一延迟信息信号dii和第二延迟信息信号diq执行运算来产生第一延迟补偿信号dqc。第一延迟补偿信号dqc可以被提供给第二时钟路径112的第二延迟器222。第二时钟路径112的延迟时间和/或延迟量可以基于第一延迟补偿信号dqc而增大或减小，并且第二时钟路径112可以被配置为具有与第一时钟路径111基本相同的延迟时间和/或延迟量。

当使能信号en第三次被使能时，第三使能信号en3可以被使能，并且振荡路径发生电路121可以耦接到第三时钟路径113并且形成包括第三时钟路径113的第三振荡路径。振荡路径发生电路121可以形成第三振荡路径以产生第三振荡信号rod3。计数器310可以在第三使能信号en3被使能的时段中通过对第三振荡信号rod3进行计数来产生第三延迟信息信号diib。当第三使能信号en3被禁止时，第三锁存信号latib可以被使能，并且第三寄存器333可以储存第三延迟信息信号diib。当第三锁存信号latib被禁止时，复位信号rstb可以被使能，并且计数器310可以被复位。第二运算单元336可以通过对第一延迟信息信号dii和第三延迟信息信号diib执行运算来产生第二延迟补偿信号dibc。第二延迟补偿信号dibc可以被提供给第三时钟路径113的第三延迟器232。第三时钟路径113的延迟时间和/或延迟量可以基于第二延迟补偿信号dibc而增大或减小，并且第三时钟路径113可以被配置为具有与第一时钟路径111基本相同的延迟时间和/或延迟量。

当使能信号en第四次被使能时，第四使能信号en4可以被使能，并且振荡路径发生电路121可以耦接到第四时钟路径114并且形成包括第四时钟路径114的第四振荡路径。振荡路径发生电路121可以形成第四振荡路径以产生第四振荡信号rod4。计数器310可以在第四使能信号en4被使能的时段中通过对第四振荡信号rod4进行计数来产生第四延迟信息信号diqb。当第四使能信号en4被禁止时，第四锁存信号latqb可以被使能，并且第四寄存器334可以储存第四延迟信息信号diqb。当第四锁存信号latqb被禁止时，复位信号rstb可以被使能，并且计数器310可以被复位。第三运算单元337可以通过对第一延迟信息信号dii和第四延迟信息信号diqb执行运算来产生第三延迟补偿信号dqbc。第三延迟补偿信号dqbc可以被提供给第四时钟路径114的第四延迟器242。第四时钟路径114的延迟时间和/或延迟量可以基于第三延迟补偿信号dqbc而增大或减小，并且第四时钟路径114可以被配置为具有与第一时钟路径111基本相同的延迟时间和/或延迟量。

图5示出了根据一个实施例的半导体系统5的配置。参考图5，半导体系统5可以包括外部设备510和半导体装置520。外部设备510可以提供用于半导体装置520的操作的各种控制信号。外部设备510可以包括各种类型的设备。例如，外部设备510可以是主机设备，诸如中央处理单元(cpu)、图形处理单元(gpu)、多媒体处理器(mmp)、数字信号处理器、应用处理器(ap)或存储器控制器。此外，外部设备510可以是用于测试半导体装置520的测试设备或测试装备。例如，半导体装置520可以是存储器件，并且存储器件可以包括易失性存储器和非易失性存储器。易失性存储器可以包括sram(静态ram)、dram(动态ram)和sdram(同步dram)，而非易失性存储器可以包括rom(只读存储器)、prom(可编程rom)、eeprom(电可擦除可编程rom)、eprom(电可编程rom)、快闪存储器、pram(相变ram)、mram(磁性ram)、rram(电阻式ram)和fram(铁电ram)等。

半导体装置520可以经由多个总线耦接到外部设备510。多个总线101可以是用于传送信号的信号传送路径、链路或通道。多个总线可以包括时钟总线501、数据选通总线502、命令地址总线503和数据总线504等。时钟总线501和命令地址总线503可以是单向总线，并且数据总线504可以是双向总线。数据选通总线502可以是单向总线或双向总线。半导体装置520可以经由时钟总线501耦接到外部设备510，并且经由时钟总线501接收系统时钟信号clk。系统时钟信号clk可以作为单端信号来传送，或者作为差分信号与互补信号clkb一起传送。半导体装置520可以经由数据选通总线502接收从外部设备510传送的数据选通信号dqs，或者将数据选通信号dqs传送到外部设备510。数据选通信号dqs可以作为差分信号与互补信号dqsb一起传送。半导体装置520可以经由命令地址总线503从外部设备510接收命令地址信号ca。半导体装置520可以经由数据总线504而耦接到外部设备510，并且经由数据总线504从外部设备510接收数据dq或者将数据dq传送到外部设备510。

半导体装置520可以包括时钟发生电路521、时钟路径监控电路522、正常单元阵列523、数据i/o电路524、非易失性单元阵列525和编程电路526。时钟发生电路521可以耦接到时钟总线501，并且经由时钟接收器527接收系统时钟信号clk。时钟发生电路521可以基于系统时钟信号clk而产生多相位时钟信号，并且通过将多相位时钟信号延迟来产生多个输出时钟信号clko。时钟发生电路521可以包括用于将多相位时钟信号延迟的多个时钟路径。从时钟发生电路521产生的输出时钟信号clko可以作为数据选通信号dqs经由时钟发送器528被输出到数据选通总线502。图1所示的时钟发生电路110可以被应用为时钟发生电路521。

时钟路径监控电路522可以耦接到时钟发生电路521，测量时钟发生电路521的多个时钟路径的延迟时间和/或延迟量，以及根据测量结果而将多个时钟路径的延迟时间和/或延迟量设置为相同的延迟时间和/或延迟量。时钟路径监控电路522可以产生延迟信息信号di和延迟补偿信号dqc、dibc和dqbc，该延迟信息信号di具有关于多个时钟路径的延迟信息。图1中所示的时钟路径监控电路120可以被应用为时钟路径监控电路522。

正常单元阵列523可以包括多个存储单元。正常单元阵列523可以包括多个位线和多个字线，并且多个存储单元可以耦接到多个位线与多个字线之间的各个交叉点处。数据i/o电路524可以耦接到数据总线504。在半导体装置520的正常操作模式下，数据i/o电路524可以将来自外部设备510经由数据总线504传送的数据dq储存到正常单元阵列523中。数据i/o电路524可以经由数据总线504将储存在正常单元阵列523中的数据输出到外部设备510。在半导体装置520的监控操作模式下，数据i/o电路524可以接收从时钟路径监控电路522产生的延迟信息信号di和延迟补偿信号dqc、dibc和dqbc。数据i/o电路524可以经由数据总线504将延迟信息信号di和延迟补偿信号dqc、dibc和dqbc输出到外部设备510。在图3中示出的串行器341和发送器342可以被应用为数据i/o电路524的组件。在一些实施例中，图3中所示的串行器341、发送器342和焊盘343可以被应用为数据i/o电路524的组件。在一些实施例中，半导体装置520可以经由时钟总线501与时钟接收器527从半导体装置520外部地接收系统时钟信号clk。在一些实施例中，半导体装置520可以将输出时钟信号clko经由时钟发送器528与数据选通总线502发送到半导体装置520的外部。在一些实施例中，半导体装置520可以将延迟信息信号di和延迟补偿信号dqc、dibc和dqbc经由数据i/o电路524与数据总线504输出到半导体装置520的外部。

非易失性单元阵列525可以包括多个非易失性存储单元。非易失性存储单元可以是一次性可编程(otp)存储单元。在一个实施例中，非易失性存储单元可以包括熔丝。熔丝可以是可编程电熔丝。非易失性单元阵列525可以是电熔丝阵列。编程电路526可以经由命令地址总线503从外部设备510接收命令地址信号ca。编程电路526可以基于命令地址信号ca来对非易失性单元阵列525进行编程。

在监控操作模式下，半导体装置520可以经由数据i/o电路524将延迟补偿信号dqc、dibc和dqbc输出到外部设备510。外部设备510可以基于延迟补偿信号dqc、dibc和dqbc而产生命令地址信号ca。半导体装置520的编程电路526可以基于命令地址信号ca来将与延迟补偿信号dqc、dibc和dqbc相对应的信息编程到非易失性单元阵列525。储存在非易失性单元阵列525中的信息可以被提供给时钟发生电路521，并且构成时钟发生电路521的时钟路径的延迟时间和/或延迟量可以基于从非易失性单元阵列525提供的信息来设置。

虽然上面已经描述了各种实施例，但是本领域技术人员将理解，所描述的实施例仅是示例。因此，本文中所描述的半导体装置和半导体系统不应基于所描述的实施例而受到限制。