PDN电路和物联网模块的制作方法

本发明属于pdn(电源分配网络)技术领域，尤其涉及一种pdn电路和物联网模块。

背景技术：

目前市面上很多带有高速处理器的物联网模块需要二次贴片，它们一般都用bga(ballgridarray，球栅阵列封装)或者qfn(quadflatno-lead，方形扁平无引脚)封装，所以只能采用单面布器件的pcb(印刷电路板)设计。但是行业内很多高速处理器的电源pin(引脚)主要分配在处理器ic(集成电路)的中间。业界一般采用双面布器件的形式来解决处理器对pdn的高性能要求。要做到单面布器件且满足高速处理器对pdn性能的要求，这是业内很大的一个技术难题。

以sdm660(一种处理器)高速处理器为例，其内部继承了成千上万亿个开关管，当这些开关同时打开或者关闭时，产生很大的瞬态电流。当这些开关管周期性交替打开关闭时，会产生各种频率的瞬态负载电流。所以sdm660处理器对pdn性能要求非常高。市面很多上高速处理器电子产品正是由于其pdn没有做好，在应用过程中经常出现死机、掉电、反复重启、cpu损坏等莫名其妙的问题。

电源分配网络就是将电源功率从电源输送给负载的实体路径。电流通过pdn从电源端流向负载端，再通过pdn，从负载端流回电源端。pdn网络的理想模型是无阻抗esr＝0ω、无寄生电感esl＝0ph、无寄生电容c＝0pf。而理想模型是不存在的，通常情况下esr>0ω，esl>0ph。电流一定的情况下，esr越大压降也就越大，需要的供电电压越高；如果电流不是稳态的，而是以一定频率变化的交流电流，频率越高阻抗越大，压降也就越大，需要的供电电压越高。

负载大小和负载频率的变化，最终都会导致pdn传输的负载的电压不再与电源输出相等，一旦负载获得的电压低于负载的工作需求，就会导致负载发生不可预见性的故障。比如：

a、pdn上dcr过大，造成电压不足，从而造成处理器运行过程中出现死机、掉电、反复重启等问题。

b、pdn上esl过大，造成电压有过冲和跌落，过冲甚至导致芯片过压击穿。

c、信号通常通过pdn来获取或者返回电流，多个信号共电源或者共地，造成信号之间的串扰耦合增强。

d、pdn上地端阻抗偏大，会导致信号的参考地被抬高。pdn上电源端阻抗偏大，会导致信号高电平幅值偏低，严重者，导致数字信号逻辑错误。

e、pdn上dcr和esl偏大，会造成电源震荡，产生emi(电磁干扰)问题。

高速pcb的pdn主要由如下几个模块组成：电源vrm(voltageregulatormodule，电压调节模组)、去耦电容、电源-地平面对、pcb组成。

低频能量的提供者——vrm：它为负载提供稳定的电流，为负载提供主要能量。目前用的最多的vrm应该是开关电源和ldo(一种线性稳压器)。功率电感成就了开关电源的高效率。但是当负载电流在1mhz以上时，功率电感呈现很大的阻抗无法为负载提供高频负载电流。ldo效率低，负载较大时损耗太大，不适合大负载供电。

高频能量补充者——去耦电容：高频负载由于频率高，对能量的获取都是瞬时的，所以每个周期抽取的电量很少。正是由于这个特性，电容就彰显出了重要的作用。从电容的公式可知：c＝q/u，q＝i*t。所以1uf的电容在电压为1v时，可以提供大约1a持续1us的电流。22uf的电容在电压为1v时，可以提供大约22a持续1us的电流。1mhz的负载，周期也就是1us左右。所以，去耦电容虽然存储的能量较少，但是为高频负载补充能量却显得绰绰有余。而且负载频率越高，容值越小的电容即可担此大任。

辅助位——电源地平面对：成本的压缩和走线的复杂程度，导致很难保证电源-地平面对是完整的。电源-地平面对的作用，实际和去耦电容一样。只不过电源-地平面对是pcb本体搭建的电容。电容的结构是金属中间夹层介质。而电源-平面对刚好保证了金属平面中间有一层介质。所以电源平面对越大，夹层介质厚度越小电容量越大。

能量传递者——pcb：即使电源和去耦电容为负载补充了全频段的能量，但是能否将能量尽可能多地传递给负载，就要看pcb布局和布线了。pcb的作用就是将电源和去耦电容的电荷，尽可能无损耗的传输给负载，保证负载正常运行。pcb布局布线不合理会直接导致传输路径上esr和esl偏高，即使vrm性能优良，去耦电容性能强劲，pdn也会一塌糊涂。所以，在pcb布局布线时，需要：尽可能地降低esr，保证pdn在低频时满足阻抗要求。尽可能地降低esl，保证pdn在高频时满足阻抗要求。

根据pcb的电感电容简化计算公式，可以得出三个结论：

1、电源地平面对的去耦电容和走线宽度成正比，与电源和地的距离成反比，w加一倍或者h减小一倍,去耦电容增加一倍。

2、pcb走线长度减少一半，电感减少一半，但走线宽度必须增大10倍才能减少一半的电感；

3、pcb过孔的深度减少一半，电感减少一半，但走线过孔直径必须增大10倍才能减少一半的电感。

pcb走线的电容计算公式c＝w*l*ea*er/h。

pcb走线的电感计算公式l＝2l*(in(2l/w)+0.5+0.2235*w/l)nh。

pcb过孔的电感计算公式l＝h/5*(in(4h/d)+1)nh。

pcb阻抗计算公司z0＝esr+j(jπf*esl-1/2πfc)。

其中，w表示导线宽度；l表示导线长度；ea表示真空相对介电常量：8.86*10^-12f/m；er表示基板相对介电常量：典型3.2～4.8；h表示trace(导线)到地层的距离；d表示过孔的直径。

现有技术中，pcb设计采用双面器件布局，降低去耦电容和负载芯片的距离，并且尽可能多的并联不同容值的去耦电容，以便在负载工作的的频率范围pdn性能满足要求；pcb叠层结构采用对称结构。因此，现有技术往往存在以下缺陷：1、bga或者qfn封装的物联网模块设计，双面布器件的设计无法满足物联网模块需要二次贴片只能单面布器件的需求；2、电容添加的越多需要的布器件空间越大，模块设计尺寸空间受限，没有足够的空间摆放更多的器件；3、对称的pcb叠层结构，内层的介质层较厚，使得电源和gnd(地)平面的距离加大，减小电源地平面对等效的去耦电容。

技术实现要素：

本发明要解决的技术问题是为了克服现有技术中pdn的性能较差的缺陷，提供一种pdn电路和物联网模块。

本发明是通过下述技术方案来解决上述技术问题：

本发明提供一种pdn电路，包括一单面布件pcb；

单面布件pcb包括n个依次排布的板层；

单面布件pcb的布件表面设置有滤波电容、去耦电容、pmu、外部器件连接单元；外部器件连接单元包括第一电源端和第一接地端；

单面布件pcb的第2个板层包括第一布线区；

单面布件pcb的第3个板层包括第二布线区和第三布线区；

单面布件pcb的第4个板层包括第四布线区；

单面布件pcb的第5个板层包括第五布线区；

单面布件pcb的第6个板层包括第六布线区；

第一布线区分别与pmu的电源端、滤波电容的正极、第六布线区电连接；

第四布线区分别与第六布线区、去耦电容的正极、第一电源端电连接；

第二布线区分别与pmu的接地端、滤波电容的负极、第五布线区电连接；

第三布线区分别与第五布线区、去耦电容的负极、第一接地端电连接。

较佳地，单面布件pcb包括12层3阶hdi板层结构。

较佳地，单面布件pcb为非对称形叠层结构。

较佳地，单面布件pcb的第3个板层与单面布件pcb的第4个板层之间的介质的厚度为18-30微米。

较佳地，单面布件pcb的第3个板层与单面布件pcb的第4个板层之间的介质的厚度为24微米。

较佳地，单面布件pcb的第1个板层与单面布件pcb的第2个板层之间的介质的厚度为18-30微米。

较佳地，单面布件pcb的第1个板层与单面布件pcb的第2个板层之间的介质的厚度为24微米。

较佳地，单面布件pcb的第12个板层设置有焊盘。

本发明还提供一种物联网模块，物联网模块包括处理器和本发明的pdn电路；

处理器的电源端与第一电源端电连接，处理器的接地端与第一接地端电连接。

较佳地，处理器为bga封装的处理器，处理器为qfn封装的处理器。

本发明的积极进步效果在于：本发明提高了pdn性能，可以有效避免物联网模块运行过程中出现死机、掉电、反复重启等等问题。

附图说明

图1为本发明的实施例1的pdn电路的结构示意图。

图2为本发明的实施例1的pdn电路的布件表面的结构示意图。

图3为本发明的实施例1的pdn电路的等效电路的示意图。

图4为本发明的实施例1的pdn电路的仿真结果示意图。

图5为本发明的实施例2的物联网模块的结构示意图。

具体实施方式

下面通过实施例的方式进一步说明本发明，但并不因此将本发明限制在所述的实施例范围之中。

实施例1

本实施例提供一种pdn电路。参照图1、2，该pdn电路包括一单面布件pcb11；单面布件pcb包括n个依次排布的板层。单面布件pcb的布件表面设置有滤波电容13、去耦电容14、pmu12、外部器件连接单元2；外部器件连接单元包括第一电源端201和第一接地端202。

单面布件pcb的第2个板层l2包括第一布线区15；单面布件pcb的第3个板层l3包括第二布线区16和第三布线区17；单面布件pcb的第4个板层l4包括第四布线区18；单面布件pcb的第5个板层l5包括第五布线区19；单面布件pcb的第6个板层l6包括第六布线区20；第一布线区分别与pmu的电源端vcc、滤波电容的正极131、第六布线区电连接；第四布线区分别与第六布线区、去耦电容的正极141、第一电源端201电连接；第二布线区分别与pmu的接地端gnd、滤波电容的负极132、第五布线区电连接；第三布线区分别与第五布线区、去耦电容的负极142、第一接地端202电连接。

作为一种可选的实施方式，该单面布件pcb包括12层3阶hdi板层结构。单面布件pcb为非对称形叠层结构。表1示出了单面布件pcb的本层结构。

表1

其中，第1个板层l1为器件层，其上方设置有阻焊层，滤波电容、去耦电容、pmu、外部器件连接单元等器件设置于阻焊层的表面。第2个板层l2为信号层；第3个板层l3为信号层与地层，设置有为信号提供通路的布线区，还设置有与gnd电连接的地层；第4个板层l4为信号层与电源层，设置有为信号提供通路的布线区，还设置有与vcc电连接的电源层；第5个板层l5为主地层，与gnd电连接；第6个板层l6为信号层与电源层，设置有为信号提供通路的布线区，还设置有与vcc电连接的电源层；第7个板层l7为主地层，与gnd电连接；第8个板层l8为信号层与电源层，设置有为信号提供通路的布线区，还设置有与vcc电连接的电源层；第9个板层l9为主地层，与gnd电连接；第10个板层l10为信号层与电源层，设置有为信号提供通路的布线区，还设置有与vcc电连接的电源层；第11个板层l11为信号层与地层，设置有为信号提供通路的布线区，还设置有与gnd电连接的地层；第12个板层l12为焊盘层，设置有焊盘。

在其他可选的实施方式中，单面布件pcb的第3个板层与单面布件pcb的第4个板层之间的介质的厚度的范围为18-30微米。

在其他可选的实施方式中，单面布件pcb的第1个板层与单面布件pcb的第2个板层之间的介质的厚度的范围为18-30微米。

电源管理芯片pmu和滤波电容的距离a，滤波电容和去耦电容的距离b，外部器件连接单元和去耦电容的距离c，应符合预设距离。esr、esl与上述距离有关，即，esr＝esra+esrb+esrc和esl＝esla+eslb+eslc。对于高频部分取决定性作用的是去耦电容和外部器件连接单元之间的等效电感eslc。

作为一种可选的实施方式，外部器件连接单元采用sdm600处理器(高通公司的一种处理器)，sdm660处理器为bga封装。如果走线层分配上不合理，要么仅考虑关键信号的出线和保护，但是很大程度破坏电源地平面对，引入过多的寄生干扰。要么只考虑pdn性能而导致关键信号没有得到足够的保护，使得关键信号和电源相互干扰。经过仔细的研究分析试验，本实施例的pdn电路的单面布件pcb采用12层三阶hdi板层结构。sdm600处理器的第1排和第2排的引脚通过第1个板层l1出线，第3排的引脚通过第1个板层l1至第2个板层l2之间的盲孔到第2个板层l2出线，第4排的引脚通过第1个板层l1至第3个板层l3之间的盲孔到第3个板层l3出线，第5排的pin打孔到第4个板层l4出线。所以为了保证其它信号pin的出线，电源、地平面只能放在第3个板层l3和第4个板层l4，并且第3个板层l3和第4个板层l4是电源能用的最接近顶面的层。

将apc(应用处理器)的电源平面放在第4个板层l4，负载回路主要是靠第3个板层l3，第5个板层l5主地层辅助回路，其目的是减小esl。只要电流流过的路径上无论走线、过孔、平面都会有寄生电感的产生使等效电感变大。

由于负载在高频的时候，主要是去耦电容及时的给负载瞬态大电流进行补充。所以从电源管理到去耦电容主要是对低频的直流有影响。对于高频附着在主要优化去耦电容到负载的阻抗。

图3示出了本实施例的pdn电路的等效电路。将电源层放在第4个板层l4，回流地平面放置在第3个板层l3，其阻抗计算如下：

去耦电容到负载电源路径的esl1＝2*esl1+2*esl2+2*esl3+l4-esl；

负载到去耦电容回流路径的esl2＝2*esl1+2*esl2+2*esl3+l3-esl；

pdn上的阻抗zo＝esr+j(2πf*esl-1/2πfc)；esl＝esl1+esl2；c＝c去耦电容+c电源地平面对电容；其中，c电源地平面对电容表示电源平面和地平面形成的板极去耦电容。

zo＝esr+j(2πf*(4*esl1+4*esl2+4*esl3+l4-esl+l3-esl)-1/2πf*(c去耦电容+c电源地平面对电容)。

如果把电源-地平面对放在更远离sdm600处理器，其它关键信号更好出线，但是pdn路径上的esl会更大。

在本实施例中，单面布件pcb采用非对称性pcb叠层结构(在一种可选的实施方式中，单面布件pcb采用对称性pcb叠层结构)。由于单面布局的限制，长度上难以有进一步的减小，所以l4-esl和l3-esl难以减小。在现有的空间内pcb布局和走线长度做到极致的情况下，为了再进一步优化pdn，本实施例从pcb的叠层结构上进行改进。现有技术中，往往采用对称形叠层结构。本实施例中，通过反复仿真计算，得到了表1的非对称形叠层结构。其中，第3个板层l3与第4个板层l4之间的介质的厚度由一种可选的实施方式中的48微米减小至本实施例中的24微米，从而可以减小电源和地平面之间的距离，这样，pcb形成的板级去耦电容增大一倍。第1个板层l1与第2个板层l2之间的介质的厚度由一种可选的实施方式中的48微米减小到本实施例的24微米，第2个板层l2与第3个板层l3之间的介质的厚度由一种可选的实施方式中的48微米减小至本实施例中的24微米，从而使esl1和esl2均减小一倍。

图4示出了仿真结果，横轴为频率(frequency)，单位为mhz，纵轴为阻抗z的幅度(zamplitude)，单位为ohm。图4中，第一曲线401表征在一种可选的实施方式中，单面布件pcb采用对称性pcb叠层结构时，阻抗随频率的变化曲线；第二曲线402表征在本实施例的单面布件pcb采用非对称性pcb叠层结构时，阻抗随频率的变化曲线。对比可见，本实施例的单面布件pcb采用非对称性pcb叠层结构时，pdn阻抗减小了30％。交流阻抗在100mhz时阻抗从57.4mω降到41.9mω，使sdm660处理器的电源apc的pdn性能满足要求。同理sdm660处理器的其它高频负载电源也可以通过此方式优化pdn性能。sdm660高速处理器内部继承了成千上万亿个开关管，当这些开关同时打开或者关闭时，产生很大的瞬态电流。当这些开关管周期性交替打开关闭时，会产生各种频率的瞬态负载电流。现有技术中，往往难以获得较佳的pdn性能，使得高速处理器在应用过程中出现死机、掉电、反复重启、cpu损坏等问题。本实施例的pdn电路提高了pdn性能，可以有效避免处理器运行过程中出现死机、掉电、反复重启等问题。

实施例2

本实施例提供一种物联网模块。参照图5，该物联网模块物联网模块包括处理器5和实施例1的pdn电路。处理器5与外部器件连接单元电连接，处理器的电源端501与第一电源端电连接，处理器的接地端502与第一接地端电连接。

作为一种可选的实施方式，处理器5为bga封装的处理器。在另一种可选的实施方式中，处理器5为qfn封装的处理器。可选地，处理器5为sdm600处理器。

鉴于pdn电路提高了pdn性能，可以有效避免处理器运行过程中出现死机、掉电、反复重启等问题，所以，本实施例的物联网模块具备较高的稳定性。

虽然以上描述了本发明的具体实施方式，但是本领域的技术人员应当理解，这仅是举例说明，本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，但这些变更和修改均落入本发明的保护范围。