一种消除FPGA输出信号毛刺的电路的制作方法

本实用新型涉及电路设计技术领域，具体涉及一种消除fpga输出信号毛刺的电路。

背景技术：

在常见的计算机硬件开发中，为了更好的管理cpu的开机信号，采用fpga对cpu的开机信号进行时序逻辑处理来满足cpu的开机时序要求，为了降低设计成本，节省印制电路板空间，一般fpga输出信号未经滤波优化处理，直接对fpga输出信号端到端使用。

各fpga芯片厂家为了让fpga芯片在上电初始化期间输出信号不处于三态，不同厂家的fpga芯片输出io内部带有弱上拉到fpga芯片的bank电压或者弱下拉到地，用户可以通过软件去配置fpga芯片输出io上拉到bank电压或者下拉到地以达到fpga输出信号不处于三态。但是因为各个厂家的fpga芯片在上电初始化期间的特性不一样的原因，又因为通过软件去配置fpga芯片输出io上拉到bank电压或者下拉到地是全局性的配置，全局性配置把fpga芯片所有的输出io都配置为要么上拉或要么是下拉，达不到fpga芯片在上电初始化期间各个输出io针对不同信号需要配置为高或者低的目的。因此，这种通过软件配置fpga输出io的方法就会存在不灵活性且fpga芯片在上电初始化期间就会存在产生毛刺的风险，从而影响信号完整性。

技术实现要素：

基于背景技术存在的问题，本实用新型利用mos管是电压驱动型器件且具有开关缓慢和导通电压的特性和三极管组成二级取反的滤波电路，有效的消除掉fpga输出信号有毛刺的风险。

本实用新型提出一种消除毛刺的电路，其特征在于，所述电路包括电阻r2、mos管q1和三极管q2；

fpga输出信号与所述电阻r2输入端连接，所述电阻r2输出端接地；

所述fpga输出信号与所述mos管q1栅极连接，所述mos管q1的源极接地，所述mos管q1的漏极连接所述三极管q2的基极；

所述三极管q2的基极与所述mos管q1的漏极连接；所述三极管q2的发射极接地；所述三极管q2的集电极输出送到终端设备的信号。

更进一步地，所述电路包括电阻r6和电容c1；

所述电容c1一端接地，另一端与所述电阻r6的输出端连接；

所述三极管q2的集电极连接所述电阻r6的输入端，所述电阻r6输出端输出所述送到终端设备的信号。

更进一步地，所述电路包括供电电压vcc1和电阻r3；

所述供电电压vcc1连接所述电阻r3输入端，所述电阻r3输出端与所述三极管q2的基极连接。

更进一步地，所述电路包括供电电压vcc2和电阻r5；

所述供电电压vcc2连接所述电阻r5输入端，所述电阻r5输出端输出所述送到终端设备的信号。

更进一步地，所述电路包括电阻r1；

所述fpga输出信号与所述电阻r1输入端连接，所述电阻r1输出端连接所述电阻r2输入端和所述mos管q1栅极。

更进一步地，所述电路包括电阻r4；

所述电阻r4输入端与所述电阻r3输出端和所述mos管q1的漏极连接，所述电阻r4输出端连接所述三极管q2的基极。

本实用新型的有益效果：

本实用新型中fpga芯片所有的输出io在上电初始化过程中通过软件都配置为三态，利用外部电路对fpga输出信号针对性配置，达到针对性使用，保证fpga芯片输出io不处于三态的同时完全消除会产生毛刺的风险，保证信号完整性。

具体的，本实用新型采用10k电阻对fpga输出信号下拉到地，确保在上电初始化过程中fpga输出io被软件内部配置为三态时利用外部下拉10k电阻给定fpga输出信号初始值为0，防止fpga输出信号处于三态，再利用mos管是电压驱动型器件且具有开关缓慢和导通电压的特性和三极管组成二级取反的滤波电路，有效的消除掉fpga输出信号有毛刺的风险。

本实用新型同时还对送到终端设备的信号采用电容和电阻组成的rc电路，对fpga输出信号送到终端设备的信号再次滤波，完全消除fpga输出信号送到终端设备的信号具有毛刺的风险。

附图说明

图1为本实用新型实施例中一种消除fpga输出信号毛刺的电路示意图；

图2为本实用新型实施例中fpga输出信号未经去毛刺电路处理的波形示意图；

图3为本实用新型实施例中fpga输出信号和送到终端设备的信号经过去毛刺电路处理的波形示意图。

具体实施方式

下面结合说明书附图1-3对本实用新型的具体技术方案作进一步地描述。

如附图1所示，本实用新型提出一种消除fpga输出信号毛刺的电路包括电阻r1-r6、mos管q1、三极管q2和电容c1。

其中，fpga发出的信号fpga_output_signal输入电阻r1输入端，电阻r1输出端分别连接电阻r2输入端和mos管q1的栅极；电阻r2输出端接地；mos管q1的源极接地，mos管q1的漏极分别连接电阻r3的输出端和电阻r4的输入端；电阻r3的输入端连接供电电压vcc1；电阻r4输出端连接三极管q2的基极；三极管q2的发射极接地，集电极连接电阻r5的输出端和电阻r6的输入端；电阻r5的输入端连接供电电压vcc2；电阻r6输出端输出送到终端设备的信号to_terminal_signal，并和电容c1一端连接；电容c1另一端接地

在本实例中，r1是电阻值为1kω的电阻，输入端接fpga输出信号，起到限流作用，防止输入电流过大；r2是电阻值为10kω的对地电阻，在fpga初始化过程中r2将fpga输出信号拉低，给定fpga初始值防止fpga输出信号处于三态；mos管q1采用2n7002lt1g型mos管，是电压驱动型器件且最小导通电压为1v，最大导通电压为2.5v，如果fpga输出信号有小于1v的毛刺就会完全被mos管q1屏蔽并通过电阻r2放电，将该毛刺滤掉。如果fpga输出信号有大于1v的毛刺，那么这个毛刺就会被mosq1导通缓慢的特性和电阻r2放电将该毛刺滤掉；电阻r3是电阻值为4.7kω的电阻，输入端接供电电压vcc1，为mos管q2导通条件提供电压源；r4是电阻值为1kω的电阻，起到限流作用，防止vcc1提供的电流过大烧坏三极管q2；三极管q2用来对fpga输出信号经过mos管q1取反后再取反，还原fpga输出信号到实际输出的电平值，同时也可以根据vcc2的电压值的大小来达到电平转换的功能；电阻r5是电阻值为4.7kω的电阻；电容c1是10nf的电容，电阻r6是电阻值为1kω的电阻，电容c1和电阻r6组成rc电路，对fpga输出信号送到终端设备的信号再次滤波，完全消除fpga输出信号送到终端设备的信号具有毛刺的风险；电阻r6接fpga输出送到终端设备的信号。

如附图2所示，通过测试fpga输出信号fpga_output_signal未经本实用新型中去毛刺电路的处理，端到端使用时，在上电初始化过程中会产生一个495.2mv的毛刺。

如附图3所示，fpga输出信号fpga_output_signal经过本实用新型中的去毛刺电路处理后，fpga输出信号fpga_output_signal的波形为图3顶部波形，输出送到终端设备的信号to_terminal_signal的波形为图3底部波形，通过测试比较，在fpga上电初始化过程中，fpga输出信号fpga_output_signal经过本实用新型中的去毛刺电路处理后再到终端设备的信号to_terminal_signal波形完整，保持了信号完整性，并且毛刺完全被消除，不存在有毛刺的风险。

虽然本实用新型已经以较佳实施例公开如上，但实施例并不是用来限定本实用新型的。在不脱离本实用新型之精神和范围内，所做的任何等效变化或润饰，同样属于本实用新型之保护范围。因此本实用新型的保护范围应当以本申请的权利要求所界定的内容为标准。