多通道红外探测器读出电路中选通开关时序产生电路的制作方法

本发明涉及混合信号集成电路技术领域，尤其涉及一种多通道红外探测器读出电路中选通开关时序产生电路。

背景技术：

近年来，集成电路不断高速发展，形成了新的集成电路产业。目前，以集成电路的发展为标志的微电子技术无所不在，己成为现代信息社会的基础。随着系统集成度和应用需求的增加，越来越多的数字电路模块和模拟电路模块内嵌在同一芯片中，促进了电子设备向着小型化、低成本和高效率方向发展，并广泛应用在电子通讯、目标探测等各个领域。

在混合信号集成电路中，尤其是探测器读出电路，如红外探测器读出电路，通常将探测器组成探测器阵列，配合多路读出电路进行多通道的信号读出，所以需要使用多通道选通开关对输出信号进行控制，保证信号按照正确的时序输出。

一般来说，多通道输出选通开关的控制时序主要有两种产生方式。第一种是利用数字代码，例如verilog等硬件描述语言，编写相应功能的代码，并由数字工具编译，将数字代码自动转化为电路版图。第二种是通过电路设计工具，设计电路原理图，通过仿真实现所需的控制时序，并人工绘制电路版图。由于读出电路的前端往往为模拟电路，采用第一种方式在整体电路设计中需要使用数模混仿，增加了工作的复杂度。同时第一种方式产生的电路版图往往不可读，不容易按照需求改变版图形状，可能会造成数字信号对输出信号的干扰。而第二种方式通过人工定制电路的方法，绘制的电路版图较容易根据需求进行改变，更加有利于集成到电路中，尤其是探测器阵列读出电路这种大规模集成电路。

技术实现要素：

本申请的目的在于一种多通道红外探测器读出电路中选通开关时序产生电路。

为实现本发明的目的，本发明提供的一种多通道红外探测器读出电路中选通开关时序产生电路，所述选通开关时序产生电路仅有一个外部输入信号，即时钟信号int，

所述选通开关时序产生电路分为两部分，第一部分为输入码产生电路，通过时钟信号控制，用于产生译码器的输入码；第二部分为译码电路，用于对所述输入码进行译码，逐次输出选通信号。

其中，

所述输入码产生电路，通过时钟信号控制，输出一组循环的4位二进制数，作为译码器的输入码；所述译码电路，是由4个非门和16个与门构成的4-16译码器，通过所述4-16译码器对4位二进制输入码进行译码，逐次输出16个输出信号，且每次只有1个输出信号为高电平，其余15个输出信号为低电平，即产生了16通道的依次选通信号。

其中，

所述输入码产生电路包括4个半加器电路和4个d触发器电路，所述半加器有两个输入端和两个输出端，a为被加数输入端，b为加数输入端；s为和输出端，c为进位输出端。d触发器有两个输入端和一个输出端，cp为输入时钟，d为输入信号，q为输出信号；电路分为4级，每级中半加器的s输出端与d触发器的d输入端相连；半加器的c输出端与下一级的半加器b输入端相连，将上一级的进位作为下一级的加数；d触发器的q输出端在输出的同时，与半加器的a输入端相连，构成反馈。d触发器为上升沿触发，即int时钟信号上升沿到来时，q输出端输出上一时刻d输入端的信号，实现了延时输出的功能。

与现有技术相比，本发明的有益效果为，本发明提出了一种多通道读出电路中选通开关的控制时序产生电路，实现了多通道的依次选通。本发明的电路输入信号除电源vdd、地vss之外，仅需要一个外部输入时钟信号int，即可输出多通道选通开关的控制时序，且输出信号的脉宽可由int控制，即单通道选通时间可控。本发明输入信号少，结构简单，且输出信号可由输入信号控制，降低了读出电路总体设计的复杂度，更加有利于实现集成化、智能化。

附图说明

图1所示为本申请整体电路的原理图；

图2所示为本申请输入码产生电路的原理图；

图3所示为本申请半加器的电路图；

图4所示为本申请d触发器的电路图；

图5所示为本申请输入码产生电路的时序图；

图6所示为本申请译码电路的电路图；

图7所示为本申请译码电路的时序图；

图8所示为本申请整体电路的时序图。

具体实施方式

以下结合附图和具体实施例对本发明作进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用属于“包含”和/或“包括”时，其指明存在特征、步骤、操作、部件或者模块、组件和/或它们的组合。

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。

本发明实施例提出了一种多通道输出选通开关的时序产生电路结构。该电路由半加器、d触发器和译码器等构成，通过彼此之间的级联、反馈、组合，最终输出多通道选通的控制时序。整体电路仅有一个外部输入信号，即时钟信号int。以16通道读出电路为例，本发明实施例，通过加法器和d触发器级联作为输入码产生电路，将int时钟信号作用在由4个加法器和4个d触发器级联的输入码产生电路上，产生一组循环的4位二进制数，且该数组逐次加1，并通过d触发器实现延时输出，使其依次输出0000、0001、0010、0011……1110、1111、0000、0001……的循环4位二进制输入码。这组循环的4位二进制数作为译码器的输入码，译码器对其进行译码，依次产生每个通道的选通信号。该通过4-16译码器进行译码，每次输出16个输出信号，且每次只有1个输出信号为高电平，其余15个输出信号均为低电平信号，即输出了16通道输出选通开关的控制时序，实现了16通道的依次选通，整体电路的原理图如图1所示。

本发明通过简单的逻辑门结构，通过彼此之间的组合、级联、反馈、延时，最终产生了16通道读出电路中选通开关的控制时序，使16个通道依次选通输出。电路整体结构简单，且仅有一个外部输入时钟信号int。int的时钟周期可以决定输出信号的脉宽，实现了单通道的选通时间可控。

为产生正确的多通道选通开关的控制时序，本发明提出了一种多通道输出选通开关的时序产生电路结构。该电路由半加器、d触发器和译码器等构成，通过彼此之间的级联、反馈、组合，最终输出多通道选通的控制时序。整体电路仅有一个外部输入信号，即时钟信号int。以16通道读出电路为例，整体电路主要分为两部分，第一部分为输入码产生电路，通过时钟信号控制，输出一组循环的4位二进制数，作为译码器的输入码。第二部分为译码电路，4-16译码器对4位二进制输入码进行译码，逐次输出16个输出信号，且每次只有1个输出信号为高电平，其余15个输出信号为低电平，即产生了16通道的依次选通信号。

电路的第一部分为输入码产生电路。由4个半加器电路和4个d触发器电路构成。输入码产生电路的原理图如图2所示，其中半加器电路图如图3所示，d触发器电路图如图4所示。半加器有两个输入端和两个输出端，a为被加数输入端，b为加数输入端；s为和输出端，c为进位输出端。d触发器有两个输入端和一个输出端，cp为输入时钟，d为输入信号，q为输出信号。电路分为4级，每级中半加器的s输出端与d触发器的d输入端相连；半加器的c输出端与下一级的半加器b输入端相连，将上一级的进位作为下一级的加数；d触发器的q输出端在输出的同时，与半加器的a输入端相连，构成反馈。d触发器为上升沿触发，即int时钟信号上升沿到来时，q输出端输出上一时刻d输入端的信号，实现了延时输出的功能。

输入码产生电路的时序图如图5所示。在初始状态，a1、a2、a3、a4输出均为0，将a4定义为高位，a1定义为低位，则输出a4a3a2a1＝0000。b＝0，e＝0，h＝0，k＝0，通过反馈回路，四个半加器的被加数均为0。半加器1的b输入端始终与vdd高电平相连，即半加器1每次都对被加数a进行加1运算。则在下一时刻半加器1进行加1运算，输出s＝1，c＝0，即a＝1，c＝0。d触发器1的输入端d＝1，等待第一个int时钟信号的上升沿到来，输出q＝1，即输出a1＝1。同时b＝1通过反馈回路，将半加器1的被加数置为1，在下一时刻半加器1再次进行加1运算，输出s＝0，c＝1，即a＝0，c＝1。d触发器1的输入端d＝0，等待第二个int时钟信号的上升沿到来，输出q＝0，即输出a1＝0。b＝0通过反馈回路，又将半加器1的被加数置为0，在下一时刻半加器1再次进行加1运算。第三个int时钟信号的上升沿到来，输出a1＝1，第四个int时钟信号的上升沿到来，输出a1＝0，以此类推，随每个int时钟信号的上升沿到来，a1都进行0与1的转换。同时半加器1的进位信号每个int时钟信号进行一次0与1的转换，即半加器2的加数每个int时钟信号进行一次0与1的转换。第一个int时钟信号到来时c＝1，半加器2的加数被置为1。在下一时刻半加器2进行加法运算，输出s＝1，c＝0，即d＝1，f＝0。等待第二个int时钟信号到来时，d触发器2输出q＝1，即a2＝1。e＝1通过反馈回路，将半加器2的被加数置为1，同时半加器1的进位信号c在第二个int时钟信号到来时c＝0，下一时刻半加器2输出s＝1，c＝0。等待第三个int时钟信号到来时，d触发器2输出q＝1，即a2＝1不变。半加器2的被加数仍然1，同时半加器1的进位信号c在第三个int时钟信号到来时c＝1，下一时刻半加器2输出s＝0，c＝1。等待第四个int时钟信号到来时，d触发器2输出q＝0，即a2＝0。e＝0通过反馈回路，将半加器2的被加数置为0，同时半加器1的进位信号c在第四个int时钟信号到来时c＝0，下一时刻半加器2输出s＝0，c＝0。等待第五个int时钟信号到来时，d触发器2输出q＝0，即a2＝0不变。半加器2的被加数仍然0，同时半加器1的进位信号c在第五个int时钟信号到来时c＝1，下一时刻半加器2输出s＝1，c＝0。等待第六个int时钟信号到来时，d触发器2输出q＝1，即a2＝1。以此类推，随每两个int时钟信号的到来，a2都进行0与1的转换，同时半加器2的进位信号每两个int时钟信号进行一次0与1的转换，即半加器3的加数每两个int时钟信号变化一次。同理，a3随每四个int时钟信号变化一次，a4随每八个int时钟信号变化一次。最终实现了a4a3a2a1依次输出0000、0001、0010……1110、1111、0000、0001……的循环4位二进制数，将其作为译码器的输入码。

电路的第二部分为译码电路。其结构是由4个非门和16个与门构成的4-16译码器。译码电路的原理图如图6所示。3-8译码器通常除了a3、a2、a1三个输入端，还有s3、s2、s1三个片选信号输入端，可以将多个3-8译码器级联对其进行扩展。虽然可以采用这种方法将3线-8线译码器扩展为4线-16线译码器，但是需要增加s3、s2、s1三个片选信号，增加了电路的端口数，同时也增加电路的复杂程度。因此采用只有4个输入端的4-16译码器结构进行设计。4-16译码器的工作原理与3-8译码器类似，其具有四个输入信号作为4位输入码，通过译码输出16个输出信号。输入码产生电路输出的4位二进制数作为4-16译码器的输入端，将a4定义为高位，a1定义为低位。若a4a3a2a1＝0000时，通过非门和与门的逻辑运算，最终只有y0输出端输出1，其余输出端均输出0。若a4a3a2a1＝0110，只有y6输出端输出1，其余输出端均输出0，以此类推。译码电路的时序图如图7所示。

由于输入码产生电路输出的信号与int时钟信号的时序有关，所以译码电路也会按照输入码产生的时序进行译码，最终输出16通道选通开关控制时序信号。

整体电路的时序图如图8所示。

以上所述仅是本发明的优选实施方式，应当指出的是，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。