半导体装置的制作方法

本发明涉及半导体装置，特别是涉及包括具备pll(phaselockedloop：相位同步)电路的信号同步化电路的半导体装置。

背景技术：

作为以往技术所涉及的与具备pll电路的信号同步化电路有关的文献的一个例子，例如列举专利文献1。在专利文献1中公开了一种数字输出级电路，其特征在于，具备：第一同步化电路，根据多个位数据分别被设置，使这些位数据与系统时钟信号同步化；pll电路，输入系统时钟信号并至少由多个电压控制延迟级构成；第二同步化电路，将pll电路的多个电压控制延迟级各自的输出分别设为规定时钟来使第一同步化电路的各输出同步化；以及驱动器电路，分别驱动第二同步化电路的输出信号。

另外，以往技术所涉及的信号同步化电路一般利用使与一个系统的时钟同步的信号与另一个系统的时钟同步化，所以由通过另一个系统的时钟控制的触发器接收通过一个系统的时钟控制的触发器输出的信号的结构。该情况下，为了确保另一个系统的触发器的设置时间以及维持时间，存在考虑一个系统的触发器与另一个系统的触发器之间的延迟、以及双重系统间的时钟偏斜，而在一个系统的触发器与另一个系统的触发器之间插入延迟元件的情况。

专利文献1：日本特开平9－181593号公报

然而，在上述以往技术所涉及的信号同步化电路的结构中，存在在设计阶段较难定量地掌握双重系统间的制造上的偏差，若量产阶段中的偏差较大，则有时产生制造时的装置检查的不良状况这个问题。另一方面，专利文献1没有假设这样的问题。

技术实现要素：

本发明是为了解决上述的课题而完成的，其目的在于提供在包括进行时钟同步系统不同的电路间的信号的导通的信号同步化电路的半导体装置中，抑制动作富余的降低的半导体装置。

本发明所涉及的半导体装置是将与相位同步电路的基准时钟信号同步的输入信号输出作为与相位同步时钟信号同步的输出信号的半导体装置，上述半导体装置包括：第一触发器，基于输入至上述相位同步电路的相位比较器的反馈信号与上述基准时钟信号取得同步地取入上述输入信号；以及第二触发器，基于上述相位同步时钟信号取入上述第一触发器的输出并输出作为上述输出信号，向上述相位同步时钟信号同步化时的设置时间被设为上述基准时钟信号的周期的二分之一。

根据本发明，能够提供在包括进行在时钟同步系统的不同电路间的信号导通的信号同步化电路的半导体装置中抑制动作富余的降低的半导体装置。

附图说明

图1是表示实施方式所涉及的半导体装置的结构的一个例子的框图。

图2是表示实施方式所涉及的半导体装置的各部的动作的时间图。

图3是表示比较例所涉及的半导体装置的结构的框图。

附图标记的说明

1、2…半导体装置；10…pll电路；11…相位比较器；12…电荷泵；13…低通滤波器；14…电压控制振荡器；15…分频器；20、30、40…触发器

具体实施方式

以下，参照附图，详细地对用于实施本发明的方式进行说明。在以下的实施方式中，作为本发明所涉及的半导体装置，例示包括pll电路的信号同步化电路进行说明。

图1示出本实施方式所涉及的半导体装置1(信号同步化电路)。如图1所示，半导体装置1构成为包括pll电路10以及触发器20、30、40。

pll电路10构成为包括相位比较器11、电荷泵12、低通滤波器13、电压控制振荡器14以及分频器15。相位比较器11对从电压控制振荡器14经由分频器15反馈的反馈信号fb(即，作为输出时钟信号的、对pll时钟信号pck进行分频而得的分频信号)和基准时钟信号rck的相位差进行比较。pll电路10基于由相位比较器11检测到的相位差来调整电压控制振荡器14的输出信号的频率。

更具体而言，相位比较器11根据基准时钟信号rck和反馈信号fb的相位差来生成电荷泵12的充电信号up以及dn。充电信号up是作用于对电荷泵进行充电的方向的信号，充电信号dn作用于对电荷泵进行放电的方向的信号。电荷泵12基于被输入的充电信号up以及dn而输出输出信号cpout。输出信号cpout被低通滤波器13除去高频成分，成为电压控制振荡器14的控制信号(电压信号)vcnt。电压控制振荡器14生成基于控制信号vcnt进行了频率控制后的pll时钟信号pck(相位同步时钟信号)。

此处，为了与半导体装置1进行比较，参照图3对比较例所涉及的半导体装置2进行说明。如图3所示，半导体装置2构成为包括pll电路10以及触发器20、30。pll电路10是与上述的pll电路10相同的电路。即，例如，电压控制振荡器14接受基于由相位比较器11检测到的相位差调整后的控制信号vcnt，生成与控制信号vcnt对应的频率的pll时钟信号pck。触发器20在基准时钟信号rck的上升沿取入输入信号in。触发器30在pll时钟信号pck的上升沿取入触发器20的输出信号a，输出输出信号out。通过以上的动作，进行针对输入信号in的、从基准时钟信号rck向pll时钟信号pck的同步时钟信号的转换(时钟信号的更换)。

相对于上述半导体装置2，在半导体装置1中，如图1所示那样追加了触发器40。即使是半导体装置1也与半导体装置2同样地，触发器20在基准时钟信号rck的上升沿取入输入信号in。触发器40在反馈信号fb的下降沿取入触发器20的输出信号a。触发器30在pll时钟信号pck的上升沿取入触发器40的输出信号b，并作为输出信号out输出。

更详细地对半导体装置1的动作进行说明。首先，在pll电路10锁定的状态下，即在基准时钟信号rck的频率＝反馈信号fb的频率的状态下，触发器20在基准时钟信号rck的上升沿取入输入信号in。由触发器40在反馈信号fb的下降沿取入触发器20的输出信号a。

反馈信号fb是与基准时钟信号rck不同的系统的时钟，但由于pll电路10锁定的状态能够视为基准时钟信号rck＝反馈信号fb(换句话说，能够将基准时钟信号rck和反馈信号fb视为同系统的时钟信号)，所以若将基准时钟信号rck的周期设为t，则在反馈信号fb的下降沿取入的触发器40的设置时间为t/2。而且，由触发器30在与反馈信号fb相同系统的时钟信号亦即pll时钟信号pck的上升沿取入触发器40的输出信号b，并作为输出信号out输出。通过以上的动作，进行针对半导体装置1中的输入信号in的、从基准时钟信号rck向pll时钟信号pck的同步时钟信号的转换(时钟信号的更换)。

图2是与比较例所涉及的半导体装置2的设置时间相比较来示出实施方式所涉及的半导体装置1的设置时间的图。在图2中，(a)示出基准时钟信号rck的波形，(b)示出反馈信号fb的波形，(c)示出分频器15中的分频数为2的情况下的pll时钟信号pck的波形，(d)示出分频器15中的分频数为4的情况下的pll时钟信号pck的波形，(e)示出分频器15中的分频数为8的情况下的pll时钟信号pck的波形。

如上述那样，半导体装置1中的设置时间，即对输入信号in的同步化时的设置时间由触发器40的设置时间决定。由于向触发器40输入的时钟信号为反馈信号fb，所以如图2(b)所示，半导体装置1中的对输入信号in的同步化时的设置时间为t/2。

另一方面，半导体装置2的情况下的设置时间由触发器30的设置时间决定。由于向触发器30输入的时钟信号是pll时钟信号pck，所以若将分频器15中的分频数设为2、4、8，则半导体装置2的设置时间分别变化为t/2、t/4、t/8。与此相对，本实施方式所涉及的半导体装置1的情况下的设置时间与分频数无关，为t/2。

如以上详述那样，根据本实施方式所涉及的半导体装置，由于设置触发器40，该触发器40在pll电路10的反馈信号fb的下降沿取入通过不同的系统的时钟信号取入的触发器的输出，所以获得不管分频器15中的分频数如何，都将同步化的触发器的设置时间设为不同的系统的时钟信号(即基准时钟信号rck)的周期t的t/2的效果。并且，还获得触发器40的输出能够通过相同的系统的时钟亦即pll时钟信号pck取入这个效果。