1.一种超多通道嵌入式高速信号采集处理系统，其特征在于，包括：
上位主机；
交换机，与所述上位主机通信连接；
多个传输处理单元，所述传输处理单元与所述交换机通信连接；
多个采集控制单元，每个所述采集控制单元包括多个adc采集通道、多个调理电路和第一fpga，所述调理电路与所述adc采集通道通信连接且一一对应，多个所述adc采集通道与所述第一fpga通信连接，所述第一fpga通过多通道spi总线与所述传输处理单元电连接；
多个传感器模块，至少一个所述传感器模块与一个所述调理电路电连接，所述第一fpga与所述传感器模块通信连接。
2.根据权利要求1所述的超多通道嵌入式高速信号采集处理系统，其特征在于，还包括spi电路模块，所述spi电路模块位于所述传输处理单元和所述多通道spi总线之间；所述传输处理单元包括arm部分和第二fpga；
所述arm部分包括数据传输控制模块、多个第一存储器和指令转发模块，所述arm部分在嵌入式操作系统环境下运行；所述数据传输控制模块与多个第一存储器和指令转发模块通信连接，所述数据传输控制模块与所述交换机通过网络接口通讯；
所述第二fpga包括依次通信连接的存储器读写控制逻辑模块、多个第二存储器和串并转换逻辑模块，还包括与所述串并转换逻辑模块通信连接的指令接收及控制逻辑模块；所述存储器读写控制逻辑模块与多个所述第一存储器通信连接，所述串并转换逻辑模块与所述spi电路模块电连接，所述spi电路模块与所述多通道spi总线电连接；所述指令接收及控制逻辑模块分别与所述指令转发模块、存储器读写控制逻辑模块和所述第二存储器通信连接。
3.根据权利要求2所述的超多通道嵌入式高速信号采集处理系统，其特征在于，所述第一fpga包括依次通信连接的spi通信逻辑模块、数据整合模块、多个第三存储器、多个有限状态机、数据分配模块和寄存器组，还包括时序逻辑控制器；
所述spi通信逻辑模块与所述多通道spi总线通信连接，所述寄存器组与所述adc采集通道通信连接；所述时序逻辑控制器分别与所述spi通信逻辑模块、所述数据整合模块、多个所述第三存储器、多个所述有限状态机、所述数据分配模块和所述寄存器组通信连接。
4.根据权利要求3所述的超多通道嵌入式高速信号采集处理系统，其特征在于，每个所述传输处理单元与6个所述采集控制单元通过一组所述多通道spi总线通信连接；
每个所述采集控制单元包括6个所述adc采集通道、6个所述调理电路和一个所述第一fpga，且所述调理电路与所述传感器模块一一对应。
5.根据权利要求4所述的超多通道嵌入式高速信号采集处理系统，其特征在于，所述第一fpga包括6个所述第三存储器和6个所述有限状态机；
所述传输处理单元包括6个所述第一存储器和6个所述第二存储器，每个所述第一存储器和每个所述第二存储器均分别包括6个存储分区，每个所述存储分区对应存储一个所述adc采集通道采集的信号数据，每个所述第一存储器和每个所述第二存储器均对应存储一个所述采集控制单元采集的所述信号数据。
6.一种超多通道嵌入式高速信号采集处理方法，其特征在于，包括：
上位主机发出系统控制指令；
所述系统控制指令依次通过交换机、传输处理单元和多通道spi总线传送至第一fpga；
根据所述系统控制指令，所述第一fpga控制传感器模块的运行和adc采集通道的运行；
根据所述系统控制指令，所述传感器模块进行信号感测，得到模拟信号数据；
所述传感器模块将所述模拟信号数据发送至调理电路进行信号调理，得到调理模拟信号数据；
所述调理电路将所述调理模拟信号数据发送至所述adc采集通道，所述adc采集通道对所述调理模拟信号数据进行模数转换，得到数字信号数据；
所述数字信号数据依次通过所述第一fpga、所述多通道spi总线、所述传输处理单元和交换机发送至上位主机，完成信号采集过程。
7.根据权利要求6所述的方法，其特征在于，所述系统控制指令依次通过交换机、传输处理单元和多通道spi总线传送至第一fpga，包括：
所述系统控制指令通过交换机和网络接口发送至传输处理单元的数据传输控制模块；
所述数据传输控制模块将所述系统控制指令通过指令转发模块发送至指令接收及控制逻辑模块；
所述指令接收及控制逻辑模块将所述系统控制指令发送至串并转换逻辑模块，所述串并转换逻辑模块将所述系统控制指令转换为串行格式；
所述串行格式的所述系统控制指令依次通过spi电路模块和所述多通道spi总线发送至第一fpga；
根据所述系统控制指令，所述指令接收及控制逻辑模块控制指令对应的采集控制单元开启运行。
8.根据权利要求7所述的方法，其特征在于，所述根据系统控制指令，第一fpga控制传感器模块的运行和adc采集通道的运行，包括：
所述第一fpga的spi通信逻辑模块对所述多通道spi总线实时扫描检测，当检测到所述系统控制指令时，将所述系统控制指令发送给时序逻辑控制器；
根据所述系统控制指令，所述时序逻辑控制器分别控制指令对应的第三存储器、指令对应的有限状态机、数据分配模块、寄存器组和指令对应的adc采集通道的运行。
9.根据权利要求8所述的方法，其特征在于，所述述数字信号数据依次通过第一fpga、多通道spi总线、传输处理单元和交换机发送至上位主机，完成信号采集过程，包括：
根据所述系统控制指令，所述时序逻辑控制器分别控制指令对应的所述adc采集通道将所述数字信号数据发送至所述寄存器组进行暂存；
根据所述系统控制指令，所述数据分配模块将所述寄存器组内数字信号数据分配对应的存储空间；
根据所述系统控制指令，指令对应的有限状态机分别对指令对应的所述存储空间内数字信号数据进行累加平均运算，得到运算信号数据；
根据所述系统控制指令，指令对应的第三存储器将指令对应的所述有限状态机输出的所述运算信号数据进行存储；
根据所述系统控制指令，所述数据整合模块将每个所述第三存储器内的所述运算信号数据拼接在一起，得到拼接运算信号数据；
所述spi通信逻辑模块将所述拼接运算信号数据依次通过所述多通道spi总线、所述传输处理单元和所述交换机发送至所述上位主机，完成信号采集过程。
10.根据权利要求9所述的方法，其特征在于，所述spi通信逻辑模块将拼接运算信号数据依次通过多通道spi总线、传输处理单元和交换机发送至上位主机，包括：
所述spi通信逻辑模块将所述拼接运算信号数据依次通过所述多通道spi总线和spi电路模块发送至所述串并转换逻辑模块；
所述串并转换逻辑模块将所述拼接运算信号数据转换为并行运算信号数据；
根据所述系统控制指令，所述指令接收及控制逻辑模块控制读取指令对应的采集控制单元采集到的所述并行运算信号数据；
根据所述系统控制指令，第二存储器将所述并行运算信号数据进行存储；
根据所述系统控制指令，存储器读写控制逻辑模块读取指令对应的所述第二存储器内所述并行运算信号数据并发送至对应的第一存储器进行存储；
所述数据传输控制模块将所述对应的所述第一存储器内所述并行运算信号数据通过所述网络接口和所述交换机发送至所述上位主机，完成信号采集过程。