防电源抖动的上电复位电路的制作方法

本发明涉及集成电路技术。

背景技术：

众所周知，在大规模的数模混合信号集成电路芯片的设计中，由于芯片中存在大量的控制寄存器，状态寄存器，计数器等数字单元，当系统刚接入电源，电源处于上升阶段时，这些单元的状态是不确定的。这些不确定的状态可能引起芯片的误操作，影响芯片可靠性和稳定性，因此，需要有一种电路，在系统上电的过程中，为芯片提供一个全局复位信号，对整个芯片的初态进行赋值，确保芯片能从确定的状态启动，该电路就是上电复位电路(poweronreset，简称por)。

传统的por电路如图1所示，包含了参考电压单元vref、比较器comp，电源电压分压电阻r1和r2组成。当电源电压vdd上升时，a点电压为r1和r2分压vdd的值，所以a点电压跟随vdd上升而上升，当a点电压上升到vref的输出电压时，比较器comp的输出por由低变高，释放上电复位电压，如果vdd在上升阶段有其它干扰，比如噪声，来自板级上的串扰等，导致其分压的a点电压在vref电压附近来回抖动，经过比较器后，就会在复位端产生不期望看到的复位脉冲，从而引起芯片内部电路紊乱，输出错误数据。

目前，业界出了许多提高por抗干扰能力的方案，这些方案虽然能到达一定的效果，但是不足之处是电路结构比较复杂，常常还需要用到运算放大器等电路，功耗较大，且还需要考虑零极点和启动电路。

技术实现要素：

本发明所要解决的技术问题是，提供一种防电源抖动的上电复位por电路，能够很好的对上电过程中vdd的异常抖动进行有效滤除，并可有效的控制期望得到的复位时间。

本发明解决所述技术问题采用的技术方案是，防电源抖动的上电复位电路，其特征在于，包括上电触发电路，第三pmos管、抗干扰延迟电路和计数器电路；

所述上电触发电路包括：

第一nmos管，其栅极和漏极接高电平端vdd；

第一pmos管，其栅极接地，源极接第一nmos管的源极，漏极接第一参考点a；

第二nmos管，其栅极和漏极接第一参考点a，源极接地；

第二pmos管，其栅极接第一参考点a，源极接高电平端vdd，漏极接第二参考点b，漏极还通过一个电阻接地；

第三pmos管的源极接高电平端vdd，漏极接第二参考点b，漏极还通过第一电容c1接地；

所述抗干扰延迟电路包括一个与非门，与非门的输出端接第三pmos管的栅极，与非门的第一输入端接第二参考点b，第二输入端通过x个串联的反相器接第二参考点b，x为大于1的偶数；

与非门的输出端通过一个反相器接计数器的en端，计数器的输出端作为上电复位电路的输出端，同时连接到一个或非门的一个输入端，或非门的另一个输入端接振荡器，或非门的输出端接计数器的计数脉冲输入端。

进一步的，所述与非门的第二输入端通过4个串联的反相器接第二参考点b，相邻两个反相器之间的连接点通过电容接地。

本发明的防电源抖动的上电复位por电路，解决了在芯片上电过程中，如果电源电压vdd不纯净，噪声及其他干扰过大，从而引起芯片的上电复位信号por进行反复复位，造成内部逻辑信号紊乱的问题，并且可通过设计counter的计数时间，保证了内部电路的复位时间，提高了电路的可靠性。

附图说明

图1是现有技术的示意图。

图2是本发明的实施例电路图。

具体实施方式

本发明的防电源抖动的上电复位电路(por)，见图2，包含上电触发电路(100)，反馈迟滞电路pmos管p3，抗干扰延迟电路(200)，计数器counter。其中上电触发电路(100)，在电源电压vdd上升到设定点时，产生电压检测信号b，经过抗干扰延迟电路(200)后，传输到反相器inv5，然后再经过inv5传输到计数器counter，控制计数器的使能开关en，最后经过设定的counter周期时间，得到最终的por信号，供给芯片需要复位的功能模块，各个电路的节点电压和逻辑电平等进行复位，让其处于确定的值，避免未知的状态造成系统紊乱。

实施例

参见图2。

本实施例包括上电触发电路(100)，第三pmos管(p3)、抗干扰延迟电路(200)和计数器电路；

所述上电触发电路(100)包括：

第一nmos管(n1)，其栅极和漏极接高电平端vdd；

第一pmos管(p1)，其栅极接地，源极接第一nmos管(n1)的源极，漏极接第一参考点a；

第二nmos管(n2)，其栅极和漏极接第一参考点a，源极接地；

第二pmos管(p2)，其栅极接第一参考点a，源极接高电平端vdd，漏极接第二参考点b，漏极还通过一个电阻接地；

第三pmos管(p3)的源极接高电平端vdd，漏极接第二参考点b，漏极还通过第一电容c1接地；

所述抗干扰延迟电路(200)包括一个与非门，与非门的输出端接第三pmos管(p3)的栅极，与非门的第一输入端接第二参考点b，第二输入端通过4个串联的反相器接第二参考点b；

与非门的输出端通过反相器inv5接计数器的en端，计数器的输出端作为上电复位电路的输出端，同时连接到或非门nor2的一个输入端，或非门nor2的另一个输入端接振荡器，或非门的输出端接计数器的计数脉冲输入端。

与非门的第二输入端通过4个串联的反相器inv1、inv2、inv3、inv4接第二参考点b，相邻两个反相器之间的连接点通过电容接地。

芯片在vdd上电过程中，当vdd未达到第二pmos管p2的阈值电压时，第二pmos管p2管关断，此时第二参考点b(简称b点)电压由电阻r下拉到地，从而c点(第三pmos管p3的栅端)电平为高，第三pmos管p3关断，计数器counter的en端经过第五反相器inv5反相后为低电平，从而por也被使能到低电平。

当vdd上升到第一nmos管n1的阈值电压时，第一nmos管n1开启，然后vdd继续上升到第一pmos管p1管的阈值电压，第一pmos管p1开启，此时，第一参考点a(简称a点)的电压开始跟随vdd上升，当a点电压上升到超过n2的阈值电压时，第二nmos管n2导通，此时第一nmos管n1、第一pmos管p1和第二nmos管n2形成分压电路，并且第二nmos管n2的导通电阻相对较低，所以a点电压和vdd的差值在上电过程中被逐渐拉大，直到大于第二pmos管p2管的开启电压时，b点电压就由低变高，与非门nand2的下输入端经过延迟之后，也将由低变高，延迟时间就是滤除短暂无效的杂散复位脉冲的时间，此时c点电压将由高变低，从而经过第五反相器inv5后，计数器counter的en信号由低变高，计数器开始正常工作，cp端接受来自振荡器osc的振荡信号，进行计数，当计数到设定值时，por由低变高，完成复位释放，此时后级芯片才能进入正常工作模式，同时由于por变高，反馈到nor2的输入端，将切断振荡器osc的输入，使得por信号维持在高电平不变。

在vdd掉电时，由于上电完成后c点电压为低，第三pmos管p3管处于开启状态，此时相当于第二pmos管p2和第三pmos管p3并联，管子驱动变得更强，所以vdd只有下降到比上电时更低的电压，第二pmos管p2管才会关断，b点电压才会降低，从而c点变高，en变低，复位信号por变低，又将给后级电路提供复位。