一种电平位移电路的制作方法

本发明涉及一种电平位移电路，属于电源管理技术领域。

背景技术：

在高压半桥驱动电路中，需要产生两路驱动信号，一路是高边驱动，一路是低边驱动，而高边驱动信号的产生需要专门的电平位移电路进行电压域转换。

在应用中，高压半桥应用从几十伏到几百伏不等，驱动芯片内部需要集成能耐该电压的器件进行电压域转换。如图1所示，为现有技术的电平转换电路拓扑结构。vdd为芯片的电源电压；gnd为芯片地，hb为半桥高压侧浮动电源电压；hs为半桥高压侧浮动地；r1、r2为电阻；n1、n2为高耐压mos，确保能承受半桥高压侧电源电压，pulsegen为脉冲产生模块，根据驱动信号drv_in变高或变低，选择产生两路脉冲信号，控制n1或n2；rs锁存器为与非门型锁存器，输出驱动信号drv_out，控制后续的驱动电路。

工作原理：drv_in信号变高，pulsegen产生pulse1窄脉冲，控制n1短暂导通，对于rs锁存器，s为高，r为低，因此输出drv_out变高，即使窄脉冲消失后，rs锁存器处于锁存状态，drv_out一直保持为高；drv_in信号变低，pulsegen产生pulse2窄脉冲，控制n2短暂导通，对于rs锁存器，s为低，r为高，drv_out变低，即使窄脉冲消失后，drv_out一直保持为低。相关波形如图2所示。

该电平位移结构，利用窄脉冲，减小n1、n2的导通时间，以此降低电阻r1、r2上的功耗，但该结构的难点在于n1或n2导通时，不能直接将r1或r2下端的电压直接拉到0v，否则会导致后面rs锁存器的mos管发生栅氧击穿，且同时在r1或r2上的功耗还是偏大，且不易控制；如果r1或r2的下端电压下拉过少，后面的rs锁存器又存在不易翻转的情况，从而drv_out信号不能正常输出。因此，迫切的需要一种新的方案解决上述技术问题。

技术实现要素：

本发明正是针对现有技术中存在的问题，提供一种电平位移电路，该技术方案可以精准控制r1或r2下端电压的偏移量，既能保证后续的rs锁存器进行翻转，又能保证电阻上产生的功耗进一步降低。

为了实现上述目的，本发明的技术方案如下，一种电平位移电路，所述电路包括vdd为芯片电源，通常10～30v；gnd为芯片地；hb为半桥高边侧浮动电源，通常几十伏至几百伏；hs为半桥高边侧浮动地；n1、n2为承受半桥高压的mos；电阻r1、r2为产生电压差的两个电阻；三极管q1、q2、q3、q4组成两组电流镜；三极管q5为一路电流源，分别为q1支路或q3支路提供偏置电流，偏置电流的大小由偏置电压vb和电阻r3或r4决定；p1、p2为控制两组电流镜是否产生电流的开关管，分别由脉冲信号pulse1、pulse2控制；p3、p4为采样开关管；r5、r6电阻及n3为rs锁存器产生初始状态；pulsegen模块接收drv_in信号，产生两路低窄脉冲信号pulse1和pulse2，窄脉冲信号的波形在模块内示意；rs锁存器产生输出信号drv_out，该信号控制后续的驱动电路。

其中，所述三极管q5的发射极分别连接p1和p2的source端，p1的gate端接pulse1信号，p1的drain端接电阻r3，电阻r3另一端接三极管q1的集电极、基极，及三极管q2的基极，三极管q1、q2的发射极接地，三极管q2的集电极接n1的source端，n1的gate端接vdd，n1的drain端接电阻r1、p3的source端、p4的gate端，r1的另一端接浮动hb；p2的drain端接r4,r4另一端接q3的集电极、基极，及q4的基极，三极管q3、q4的发射极接地，三极管q4的集电极接n2的source端，n2的gate端接vdd，n2的drain端接电阻r2、p4的source端、p3的gate端，r1的另一端接浮动hb；p3的drain端接r5和rs触发器，r5的另一端接地，p4的drain接r6、n3的drain端、rs触发器，r6的另一端接地，n3的source端接地。

进一步地，hb为半桥高边侧浮动电源，设置为几十伏至几百伏。

进一步地，vdd为芯片电源，设置为10～30v。

相对于现有技术，本发明具有如下优点，该技术方案提出了一种用于半桥驱动的电平位移电路，该电路的功耗控制极其精确且方便；整个技术方案新颖、简洁、实用的电平位移电路，在电路功耗的设计上提出了新思路，可将电路功耗限制地极低，控制方法方便，功耗值精确。

附图说明

图1为现有技术电路示意图；

图2为现有技术相关波形示意图；

图3为本发明电路原理示意图；

图4为本发明得到的窄脉冲信息示意图；

具体实施方式：

为了加深对本发明的理解，下面结合附图对本实施例做详细的说明。

实施例1：一种电平位移电路，如图3所示，vdd为芯片电源，通常10～30v；gnd为芯片地；hb为半桥高边侧浮动电源，通常几十伏至几百伏；hs为半桥高边侧浮动地；n1、n2为承受半桥高压的mos；r1、r2为产生电压差的两个电阻；q1、q2、q3、q4组成两组电流镜；q5为一路电流源，分别为q1支路或q3支路提供偏置电流，偏置电流的大小由偏置电压vb和电阻r3或r4决定；p1、p2为控制两组电流镜是否产生电流的开关管，分别由脉冲信号pulse1、pulse2控制；p3、p4为采样开关管；r5、r6电阻及n3为rs锁存器产生初始状态；pulsegen模块接收drv_in信号，产生两路低窄脉冲信号pulse1和pulse2，窄脉冲信号的波形在模块内示意；rs锁存器产生输出信号drv_out，该信号控制后续的驱动电路；其中，所述三极管q5的发射极分别连接p1和p2的source端，p1的gate端接pulse1信号，p1的drain端接电阻r3，电阻r3另一端接三极管q1的集电极、基极，及三极管q2的基极，三极管q1、q2的发射极接地，三极管q2的集电极接n1的source端，n1的gate端接vdd，n1的drain端接电阻r1、p3的source端、p4的gate端，r1的另一端接浮动hb；p2的drain端接r4,r4另一端接q3的集电极、基极，及q4的基极，三极管q3、q4的发射极接地，三极管q4的集电极接n2的source端，n2的gate端接vdd，n2的drain端接电阻r2、p4的source端、p3的gate端，r1的另一端接浮动hb；p3的drain端接r5和rs触发器，r5的另一端接地，p4的drain接r6、n3的drain端、rs触发器，r6的另一端接地，n3的source端接地。vdd为芯片电源，设置为10～30v。hb为半桥高边侧浮动电源，设置为几十伏至几百伏。

工作原理：

drv_in信号变高，pulsegen模块的pulse1信号产生低电平窄脉冲，则q1、q2电流镜产生电流，q1的电流大小可表示为：q1、q2可设计成n：1的个数比例，则q2的电流大小可表示为：r1电阻上的压降可表示为：设计时，将r1、r3电阻进行匹配设计，则r1电阻的压降将会经常精准；r1上产生压降后，即p4的gate端会下降只要该电压大于p4的阈值，p4将可以导通，p4导通后，s2信号将被抬高至hb。

由于此时pulse2为高电平，则q3、q4电流镜无电流，r1电阻两端无压降，即r1电阻下端电压也为高电平hb，对于p3，gate为高电平，不导通，s1信号由于电阻r5的下拉，保持为低电平hs，前面说到此时s2为高电平hb，因此锁存器输出drv_out变高。

在pulse1的窄脉冲过后，pulse1变高，此时q1、q2，q3、q4两组电流镜都无电流，r1、r2都无压降，因此p3、p4都不导通，s1由于下拉电阻r5保持低电平hs，s2由于下拉电阻r6也保持低电平hs，锁存器此时处于保持状态，输出drv_out保持高电平。

drv_in信号变低时，pulse1为高，pulse2为低，则q1、q2电流镜无电流，q3、q4电流镜有电流，r1无压降，r2有压降，压降的大小类似前文对r1的描述表达式，因此p3导通、p4不通。s1信号变为高电平hb，s2信号由于r6及n3的原因仍为低电平hs，因此锁存器输出drv_out变低。

pulse2窄脉冲过后，变为高电平，两组电流镜都无电流，p3、p4都不导通，s1、s2由于下拉电阻的原因都变为低电平hs，此时锁存器处于保持状态，保持为低电平。

可以看出，本发明不但在功能上能够实现电平位移的功能，在功耗的设计上，r1、r2电阻的电压降易于设计，且该电压无需很大，仅需要大于p3、p4的阈值电压即可，因此r1、r2产生的功耗完全可控，且功耗极低。

pulsegen模块可利用简单的逻辑组合得到窄脉冲信号，内部结构参考图4，窄脉冲的宽度可通过调节图中的电阻电容得到，方便调整。

需要说明的是上述实施例，并非用来限定本发明的保护范围，在上述技术方案的基础上所作出的等同变换或替代均落入本发明权利要求所保护的范围。