锁相方法及相关锁相环、芯片及电子装置与流程

本申请涉及一种锁相方法，尤其涉及一种能够加快锁相环的锁定速度的锁相方法及相关锁相环、芯片及电子装置。

背景技术：

随着半导体制造工艺向更小尺寸发展，使得数字锁相环的优点得到发挥。在纳米级工艺下，数字锁相环相比于传统电荷泵锁相环有更小面积、更低功耗、更低的电压工作电压和对工艺不敏感等优点。而且由于环路滤波器（后面简称滤波器）采用全数字设计，因此滤波器的控制也变得更加便捷。然而，如何加速数字锁相环的锁定速度，仍是本领域亟待改进的重点项目之一。

技术实现要素：

本申请的目的之一在于公开一种能够加快锁相环的锁定速度的锁相方法及相关锁相环、芯片及电子装置，来解决上述问题。

本申请的一实施例公开了一种锁相方法，锁相过程包括频率锁定阶段及相位锁定阶段，所述相位锁定阶段在所述频率锁定阶段之后，且所述相位锁定阶段包括装载周期，所述方法包括：在所述频率锁定阶段或所述相位锁定阶段，依据参考时钟产生参考相位，所述参考相位代表所述参考时钟的相位信息；在所述频率锁定阶段或述装载周期以外的所述相位锁定阶段，皆依据可变时钟产生可变相位，所述可变相位代表所述可变时钟的相位信息；在所述装载周期，依据所述可变时钟及所述相位误差产生所述可变相位；依据所述参考相位以及所述可变相位产生相位误差；对所述相位误差进行滤波处理以产生频率控制字，包括：在所述频率锁定阶段，依据所述参考时钟和所述相位误差产生比例输出，以及仅依据所述比例输出来产生所述频率控制字；在所述装载周期，复位所述比例输出，并将进入所述装载周期前最后产生的所述频率控制字作为所述装载周期的积分输出，并依据所述比例输出以及所述积分输出来产生所述频率控制字；以及在所述装载周期以外的所述相位锁定阶段，依据所述参考时钟和所述相位误差产生所述比例输出及所述积分输出，并依据所述比例输出以及所述积分输出来产生所述频率控制字；以及依据所述频率控制字产生所述可变时钟。

本申请的一实施例公开了一种锁相环，锁相过程包括频率锁定阶段及相位锁定阶段，所述相位锁定阶段在所述频率锁定阶段之后，且所述相位锁定阶段包括装载周期，所述锁相环包括：参考相位产生器，用以在所述频率锁定阶段或所述相位锁定阶段，依据参考时钟产生参考相位，所述参考相位代表所述参考时钟的相位信息；可变相位产生器，用以在所述频率锁定阶段或所述装载周期以外的所述相位锁定阶段，依据可变时钟产生可变相位，所述可变相位代表所述可变时钟的相位信息，以及用以在所述装载周期，依据所述可变时钟及所述相位误差产生所述可变相位；鉴相器，用以依据所述参考相位以及所述可变相位产生相位误差；滤波器，包括：比例单元，所述比例单元用以在所述频率锁定阶段或述装载周期以外的所述相位锁定阶段，依据所述参考时钟和所述相位误差产生比例输出，以及在所述装载周期，复位所述比例输出；积分单元，所述积分单元在所述频率锁定阶段不被使能，在所述装载周期将进入所述装载周期前最后产生的频率控制字作为所述装载周期的积分输出，以及在所述装载周期以外的所述相位锁定阶段，依据所述参考时钟和所述相位误差产生积分输出；所述滤波器依据所述比例输出以及所述积分输出来产生所述频率控制字；以及数字控制振荡器，用以依据所述频率控制字产生所述可变时钟。

本申请的一实施例公开了一种芯片，包括上述的锁相环。

本申请的一实施例公开了一种电子装置，包括上述的锁相环。

本申请的时钟产生方法能够在从所述频率锁定阶段进入所述相位锁定阶段后，当装载信号来临时进入装载周期，可变相位产生器额外加上相位误差值，从而补偿参考相位产生器和可变相位产生器的相位差，与此同时，滤波器中的比例单元复位且装载信号来临前最后的频率控制字被装载进滤波器中的积分单元，做为下一时刻的初值，，省去了相位锁定阶段对相位误差进行调整的时间，从而降低了所述相位锁定阶段的收敛时间。

附图说明

图1为本申请的数字锁相环的实施例的电路模块图。

图2为本申请的参考相位产生器的实施例的电路模块图。

图3为本申请的可变相位产生器的实施例的电路模块图。

图4为本申请的比例单元的实施例的电路模块图。

图5为本申请的积分单元的实施例的电路模块图。

图6为本申请的数字锁相环锁定过程的时序图。

具体实施方式

以下揭示内容提供了多种实施方式或例示，其能用以实现本揭示内容的不同特征。下文所述之组件与配置的具体例子系用以简化本揭示内容。当可想见，这些叙述仅为例示，其本意并非用于限制本揭示内容。举例来说，在下文的描述中，将一第一特征形成于一第二特征上或之上，可能包括某些实施例其中所述的第一与第二特征彼此直接接触；且也可能包括某些实施例其中还有额外的组件形成于上述第一与第二特征之间，而使得第一与第二特征可能没有直接接触。此外，本揭示内容可能会在多个实施例中重复使用组件符号和/或标号。此种重复使用乃是基于简洁与清楚的目的，且其本身不代表所讨论的不同实施例和/或组态之间的关系。

再者，在此处使用空间上相对的词汇，譬如「之下」、「下方」、「低于」、「之上」、「上方」及与其相似者，可能是为了方便说明图中所绘示的一组件或特征相对于另一或多个组件或特征之间的关系。这些空间上相对的词汇其本意除了图中所绘示的方位之外，还涵盖了装置在使用或操作中所处的多种不同方位。可能将所述设备放置于其他方位（如，旋转90度或处于其他方位），而这些空间上相对的描述词汇就应该做相应的解释。

虽然用以界定本申请较广范围的数值范围与参数皆是约略的数值，此处已尽可能精确地呈现具体实施例中的相关数值。然而，任何数值本质上不可避免地含有因个别测试方法所致的标准偏差。在此处，「约」通常系指实际数值在一特定数值或范围的正负10%、5%、1%或0.5%之内。或者是，「约」一词代表实际数值落在平均值的可接受标准误差之内，视本申请所属技术领域中具有通常知识者的考虑而定。当可理解，除了实验例之外，或除非另有明确的说明，此处所用的所有范围、数量、数值与百分比（例如用以描述材料用量、时间长短、温度、操作条件、数量比例及其他相似者）均经过「约」的修饰。因此，除非另有相反的说明，本说明书与附随申请专利范围所揭示的数值参数皆为约略的数值，且可视需求而更动。至少应将这些数值参数理解为所指出的有效位数与套用一般进位法所得到的数值。在此处，将数值范围表示成由一端点至另一端点或介于二端点之间；除非另有说明，此处所述的数值范围皆包括端点。

为了实现数字锁相环快速启动，也就是加速锁定速度，缩短时钟产生过程，可以使数字锁相环分阶段地进行锁定，具体来说，可将数字锁相环的锁定过程分为频率锁定阶段和相位锁定阶段，频率锁定阶段针对锁定频率来锁定，相位锁定阶段则除频率继续锁定外，还加入相位的锁定。本申请在数字锁相环从频率锁定阶段切换为相位锁定阶段后，对数字锁相环的部分硬体进行初值设置，使相位锁定阶段得以加速，其细节说明于后。

请参考图1，图1为本申请的数字锁相环100的实施例的电路模块图。数字锁相环100能够依据参考时钟clkr和分频比n来产生可变时钟clkv，使在锁定完成时，可变时钟clkv的频率和参考时钟clkr的频率的比例为分频比n，其中参考时钟clkr可以是由数字锁相环100所在的晶片之外的晶体振荡器提供，或是由所述晶片中的其他电路提供；分频比n则是依据数字锁相环100所在的系统的应用来决定，并预先设置于所述晶片中。

数字锁相环100包括参考相位产生器102、可变相位产生器104、鉴相器106、滤波器107及数字控制振荡器114，其中参考相位产生器102、可变相位产生器104、鉴相器106及滤波器107为全数字电路。在本实施例中，数字锁相环100在产生可变时钟clkv的过程中，包括频率锁定阶段及相位锁定阶段，一开始进行所述频率锁定，之后切换为所述相位锁定阶段直到锁定状态收敛，即一般所说的锁定完成，并持续保持在所述相位锁定阶段。因应所述两种阶段，数字锁相环100中的可变相位产生器104和滤波器107会有对应的设置，而参考相位产生器102、鉴相器106和数字控制振荡器114则是在两种阶段中皆相同。

参考相位产生器102用以依据参考时钟clkr产生参考相位ϕr，参考相位ϕr代表参考时钟clkr的相位信息。请参考图2，图2为本申请的参考相位产生器102的实施例的电路模块图，参考相位产生器102无论在所述频率锁定阶段或所述相位锁定阶段下，皆依据参考时钟clkr累加第一预设值，例如在此实施例中，所述第一预设值为分频比n。具体来说，参考相位产生器102包括触发器202及加法器204，在本实施例中，触发器202用以依据参考时钟clkr的上升沿来使q输出端根据d输入端的输入信号进行数据切换，即每次在参考时钟clkr的上升沿时，触发器202都将前一次输出的参考相位ϕr和分频比n通过加法器204得到的和再输出为参考相位ϕr，也就是说，参考相位产生器102实质在以参考时钟clkr的频率对分频比n进行累加。

请参考图6，图6为本申请的数字锁相环100锁定过程的时序图。图6的实施例中的分频比n为16，可以看到参考相位ϕr以参考时钟clkr的频率累加16，即图6中参考相位ϕr的值在参考时钟clkr的上升沿从17变化到33，再变化到49。

回到图1，可变相位产生器104用以依据可变时钟clkv产生可变相位ϕv，可变相位ϕv代表可变时钟clkv的相位信息。请参考图3，图3为本申请的可变相位产生器104的实施例的电路模块图。可变相位产生器104在所述频率锁定阶段及所述相位锁定阶段下，除了装载期间（装载信号sl为1的期间）之外，皆依据可变时钟clkv累加第二预设值以产生可变相位ϕv。由于可变时钟clkv的频率在频率锁定状态下为参考时钟clkr的频率的n倍，也就是说，可变相位产生器104执行累加的频率为参考相位产生器102执行累加的频率的n倍，因此所述第二预设值应为所述第一预设值的1/n，例如在此实施例中，所述第一预设值为n，则所述第二预设值为1。具体来说，可变相位产生器104包括触发器302、加法器304、加法器308及复用器306。在一般非所述装载期间的期间（装载信号sl为0的期间），触发器302用以依据可变时钟clkv的上升沿来使q输出端根据d输入端的输入信号进行数据切换，即在可变时钟clkv的上升沿时，触发器302输出可变相位ϕv，且可变相位ϕv和所述第二预设值通过加法器304相加后得到的和，会在可变时钟clkv的下一次上升沿来临时，被输出为可变相位ϕv，也就是说，图3中的可变相位产生器104实质以可变时钟clkv的频率对1进行累加。

图1中的鉴相器106用以依据参考相位ϕr以及可变相位ϕv产生相位误差ϕe，例如鉴相器106可以由减法器实现，用来得到参考相位ϕr和可变相位ϕv的差值。由于数字锁相环100在所述频率锁定阶段下，只能锁定频率，且无法清除相位误差ϕe，其原理说明于后，因此数字锁相环100在所述频率锁定阶段锁定完成后，仍然会存在非零的相位误差ϕe。具体如图6所示，在从所述频率锁定阶段切换为所述相位锁定阶段之前，即使能信号e为0时，参考时钟clkr的周期内可变相位ϕv的累加数值（25-9=16）等于分频比n（16），表示可变时钟clkv的频率和参考时钟clkr的频率的比例为分频比n，即频率锁定，但此时相位误差ϕe仍非零。

相位误差ϕe决定于可变频率对应的频率控制字和数字锁相环100的整体环路增益，而可变频率对应的频率控制字又决定于工艺，因此不同工艺下的相位误差ϕe是不相同的。当数字锁相环100从所述频率锁定阶段切换为所述相位锁定阶段后，数字锁相环100还需要时间对相位误差ϕe进行调整，特别是在滤波器107带宽较小的情况下，所述相位锁定阶段的收敛时间会大大拉长，而且锁定时间还受工艺的影响，增加了锁定时间的不确定性。

请同时参考图3和图6，为了减小数字锁相环100在所述相位锁定阶段的收敛时间，可变相位产生器104在从所述频率锁定阶段切换为所述相位锁定阶段时，也就是使能信号e由0转为1时，装载信号sl会在切换至所述相位锁定阶段后立即被设为1，并保持一个可变时钟clkv的周期后回到0，称做装载周期，换句话说，所述装载周期发生在从所述频率锁定阶段进入所述相位锁定阶段后的第一个可变时钟clkv的周期。在所述装载周期，可变相位产生器104除累加所述第一预设值外，还通过加法器308加上由鉴相器106产生的相位误差ϕe以产生可变相位ϕv，从而使鉴相器106产生的相位误差ϕe可以快速地被补偿，如图6所示，在所述装载周期时，可变相位ϕv为31，而在可变时钟clkv的下一周期，可变相位ϕv为31加上所述第一预设值（1）加上相位误差ϕe（7）为39，使得在数字锁相环100被切换至所述相位锁定阶段后的下一个参考时钟clkr的周期，可变相位ϕv和参考相位ϕr相同，皆为49，使相位误差ϕe由7降为0。

然而，关于参考相位产生器102和可变相位产生器104的作法并不以图2和图3为限。例如对可变相位产生器104来说，亦可以利用数字分频器来对可变时钟clkv进行n倍的分频以产生分频可变时钟clkdv（其中分频可变时钟clkdv的频率是可变时钟clkv的频率的1/n），使分频可变时钟clkdv的频率和参考时钟clkr的频率相同（在锁定完成时）。因此，若使用数字分频器的作法，参考相位产生器102和可变相位产生器104应对相同的值进行累加，例如参考相位产生器102依据参考时钟clkr对所述第二预设值进行累加以产生参考相位ϕr；可变相位产生器104依据分频可变时钟clkdv同样对所述第二预设值进行累加以产生可变相位ϕv。在所述装载周期，可变相位产生器104中的数字分频器依据可变时钟clkv和相位误差ϕe来产生分频可变时钟clkdv，也就是对可变时钟clkv进行n倍的分频时，另外加上鉴相器106产生的相位误差ϕe以产生分频可变时钟clkdv，使对应产生的可变相位ϕv能够通过相位误差ϕe快速地被补偿。

此外，图6中的所述装载周期为从所述频率锁定阶段一切换进入所述相位锁定阶段时即发生，以最大限度地加速所述相位锁定阶段下的相位锁定时间，但本申请不以此为限，在某些实施例中，所述装载周期亦可发生在进入所述相位锁定阶段后隔一段时间才发生。

图1的滤波器107用以对相位误差ϕe进行滤波处理以产生频率控制字sc，频率控制字sc被用来控制数字控制振荡器114产生可变时钟clkv至可变相位产生器104并形成环路。在某些实施例中，滤波器107的输出可另经过归一化处理后才作为频率控制字sc，以得到较佳的锁定效能。

具体来说，滤波器107包括比例单元108、积分单元110和加法器112，其中比例单元108和积分单元110的输出通过加法器112相加以产生频率控制字sc。比例单元108和积分单元110分别如图4和图5所示。比例单元108包括触发器402、乘法器404、复用器406、410及反相器408，其中乘法器404用于将相位误差ϕe和第一增益α的乘积输出至复用器406的第一输入端（0），其中第一增益α相关于比例单元108的传递函数，具体来说，第一增益α可决定滤波器107的传递函数的零阶特性；而复用器406的第二输入端（1）的输入为第三预设值，在本实施例中，所述第三预设值为0。复用器410的第一输入端（0）的输入为参考时钟clkr；可变时钟clkv通过反相器408输出至复用器410的第二输入端（1）。复用器406依据装载信号sl选择性地将复用器406的第一输入端（0）或第二输入端（1）耦接至复用器406的输出端，复用器406的输出端耦接至触发器402的d输入端。复用器410依据装载信号sl选择性地将复用器410的第一输入端（0）或第二输入端（1）耦接至复用器410的输出端，复用器410的输出端耦接至触发器402的时钟输入端。通过装载信号sl的控制，比例单元108在所述频率锁定阶段及所述相位锁定阶段下，除了所述装载周期之外，触发器402皆会依据参考时钟clkr将相位误差ϕe和第一增益α的乘积输出为比例输出s0。在所述装载周期，触发器402依据可变时钟clkv的反向信号来输出0。

当数字锁相环100在所述频率锁定阶段下，积分单元110不被使能，当数字锁相环100在所述相位锁定阶段下，积分单元110包括触发器502、乘法器504、加法器506、复用器508、514、乘法器504、与门512及反相器510，其中乘法器504用于将相位误差ϕe和第二增益ρ的乘积输出至加法器506和积分输出s1相加，并输出至复用器508的第一输入端（0），其中第二增益ρ相关于比例单元108的传递函数，具体来说，第二增益ρ可决定滤波器107的传递函数的一阶特性；而复用器508的第二输入端（1）的输入为频率控制字sc，复用器508的输出端耦接至触发器502的d输入端。与门512用于对使能信号e和参考时钟clkr进行与运算并将结果输出至复用器514的第一输入端（0）；可变时钟clkv通过反相器510输出至复用器514的第二输入端（1），复用器514的输出端耦接至触发器502的时钟输入端。通过装载信号sl及使能信号e的控制，以及通过与门512来使参考时钟clkr在使能信号e为0时无法传递到触发器502，使积分单元110在所述频率锁定阶段下失去时钟输入的触发，使积分单元110不被使能。在所述相位锁定阶段下，除了所述装载周期之外，积分单元110通过复用器508、514、乘法器504和加法器506来依据参考时钟clkr将相位误差ϕe和第二增益ρ的乘积和积分输出s1的和输出为积分输出s1。

换句话说，在所述频率锁定阶段下，滤波器107被设定为只有比例单元108的零阶滤波器，此时数字锁相环100的开环传递函数为：

ϕv=ϕrαkndco，其中kndco为数字控制振荡器114的增益。

数字锁相环100的闭环传递函数为：

ϕe=ϕr/(1+ϕrαkndco)

可见在所述频率锁定阶段下，相位误差ϕe是一个不为零的值。但是由于相位误差ϕe恒定，因此可以说明在所述频率锁定阶段下，频率仍然可以锁定。

待频率锁定之后进入所述相位锁定阶段，将积分单元110使能，成为一阶滤波器，此时数字锁相环100的开环传递函数为：

ϕv=ϕr（α+ρ/s）kndco

数字锁相环100的闭环传递函数为：

ϕe=(sϕr)/(s+ϕr（αs+ρ）kndco)

可见在所述相位锁定阶段下，相位误差ϕe在极低频的时候是零，因此可以说明收敛后的相位误差ϕe为零。

如前所述，为了加快在所述相位锁定阶段下的相位收敛速度，在所述装载周期时，可变相位产生器104的输出会额外加上相位误差ϕe，使得可变相位ϕv和参考相位ϕr同步。而针对滤波器107，在所述装载周期时，积分单元110会将滤波器107输出的频率控制字sc装载到积分单元110中，并复位比例单元108的输出，相较于现有的作法，通过在所述装载周期主动对可变相位产生器104、比例单元108及积分单元110进行上述的设置，可以缩短数字锁相环100在所述相位锁定阶段下的相位收敛的时间。具体说明如下。

请同时参考图4和图6，比例单元108在从所述频率锁定阶段切换为所述相位锁定阶段时，在所述装载周期时，通过复用器406、410及反相器408，装载所述第三预设值并依据反相的可变时钟clkv输出为比例输出s0，在本实施例中所述第三预设值为零，等同于在相位误差ϕe为0的情况下产生比例输出s0，而造成比例输出s0复位为0。从图6可知，比例单元108在从所述频率锁定阶段切换为所述相位锁定阶段后的第一个反相可变时钟clkv的周期发生时，即图6中虚线处对应的所述可变时钟clkv的下降沿，将积分输出s1复位为0。

请同时参考图5和图6，积分单元110在从所述频率锁定阶段切换为所述相位锁定阶段后的所述装载周期，通过复用器508、514及反相器510，装载频率控制字sc并依据反相的可变时钟clkv输出为积分输出s1，因此，所装载的频率控制字sc会是进入所述装载周期前最后产生的频率控制字sc，即进入所述装载周期前一可变时钟clkv周期的产生的频率控制字sc。从图6可知，积分单元110在从所述频率锁定阶段切换为所述相位锁定阶段后的所述第一个反相的可变时钟clkv的周期发生时，即图6中虚线处对应的所述可变时钟clkv的下降沿，装载频率控制字sc（28）并输出。

需要注意的是，在装载信号sl来临时，参考时钟clkr的上升沿不一定及时来到，为了完成频率控制字sc的装载，因此所述装载周期使用可变时钟clkv的反相信号作为时钟；在某些实施例中，亦可使用两个周期的可变时钟clkv来完成频率控制字sc的装载。

本申请还提供了一种芯片，其包括数字锁相环100，且所述芯片可以设置于电子装置中，例如所述电子装置可为例如智能型手机、个人数字助理、手持式计算机系统或平板计算机等任何电子装置。

上文的叙述简要地提出了本申请某些实施例之特征，而使得本申请所属技术领域具有通常知识者能够更全面地理解本揭示内容的多种态样。本申请所属技术领域具有通常知识者当可明了，其可轻易地利用本揭示内容作为基础，来设计或更动其他工艺与结构，以实现与此处所述之实施方式相同的目的和/或达到相同的优点。本申请所属技术领域具有通常知识者应当明白，这些均等的实施方式仍属于本揭示内容之精神与范围，且其可进行各种变更、替代与更动，而不会悖离本揭示内容之精神与范围。