一种低功耗的数字上电复位电路及集成电路芯片的制作方法

本发明涉及集成电路技术领域，尤其涉及一种低功耗的数字上电复位电路及集成电路芯片。

背景技术：

随着集成电路技术的快速发展，集成电路对工作功耗、待机功耗、睡眠功耗的要求越来越高。由于芯片在完成指令工作后会进入睡眠，所以睡眠低功耗设计尤其重要。现有技术中的复位电路设计通过模拟的方式实现复位功能，图1和图2所示为现有技术中的复位电路，不仅电路复杂，而且功耗偏高随工艺偏差大。其中，图1所示为传统的复位电路，电路架构比较复杂，需要比较器、时钟、bias(偏置)等模拟模块实现，生产成本较高；图2电路用模拟方式实现电源检测，该电路架构功耗偏高，且受工艺变化的影响较大，工艺偏差会带来较大的误差。

技术实现要素：

针对现有技术中存在的上述问题，现提供一种低功耗的数字上电复位电路及集成电路芯片。

具体技术方案如下：

本发明包括一种低功耗的数字上电复位电路，包括：

一上电触发单元，用于产生一启动触发信号；

一信号延迟单元，所述信号延迟单元的输入端连接所述上电触发单元的输出端，用于接收所述启动触发信号并对其进行延时处理，以输出一延迟信号；

一锁存单元，所述锁存单元的第一输入端连接所述上电触发单元的输出端，用于接收所述启动触发信号以复位所述锁存单元；

所述锁存单元的第二输入端连接所述信号延迟单元的输出端，所述锁存单元在接收所述延迟信号后进行处理并形成一复位触发信号，所述锁存单元根据所述复位触发信号输出一复位信号。

优选的，所述上电触发单元包括一第一使能缓存器、一第二使能缓存器、一第一或非门以及一第二或非门。

优选的，所述第一或非门的第一输入端连接所述第一使能缓存器的输出端，所述第一或非门的第二输入端连接所述第二或非门的输出端，所述第一或非门的输出端连接所述信号延时单元的输入端；

所述第二或非门的第一输入端连接于所述第一或非门的输出端与所述信号延时单元的输入端之间，所述第二或非门的第二输入端连接所述第二使能缓存器的输出端。

优选的，所述信号延时单元包括复数个延时缓存器串联连接。

优选的，包括一第一触发器、一第二触发器、一非门以及一与非门；

所述所述锁存单元的第一输入端分别连接所述第一触发器的复位端和所述第二触发器的复位端；

所述锁存单元的第二输入端分别连接所述第一触发器的时钟端和所述第二触发器的时钟端，其中，所述非门设置于所述锁存单元的第二输入端与所述第一触发器的时钟端之间；

所述与非门的第一输入端连接所述第一触发器的输出端，所述与非门的第二输入端连接所述第二触发器的输出端，所述与非门的输出端作为所述锁存单元的输出端。

优选的，还包括一电压检测单元，连接于所述上电触发单元的输入端，用于实时检测电源电压并传输给所述上电触发单元，所述上电触发单元根据所述电源电压的电位水平来生成所述启动触发信号。

优选的，所述上电触发单元为rs触发器。

本发明还包括一种集成电路芯片，包括上述技术方案中任一所述的数字上电复位电路。

本发明的技术方案具有如下优点或有益效果：提供一种低功耗的数字上电复位电路，本发明的数字上电复位电路的结构简单，不需要传统复位电路中的模拟采样、模拟比较等模块，简化了电路结构，降低了工艺偏差带来的误差，容易实现，生产成本较低；此外，由于没有模拟模块的功耗，模块功耗基本是逻辑电路本身漏电功耗，降低了电路的功耗。

附图说明

参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。

图1为现有技术中的第一种复位电路的结构示意图；

图2为现有技术中的第二种复位电路的结构示意图；

图3为本发明实施例中的数字上电复位电路的原理框图；

图4为本发明实施例中的上电触发单元的结构示意图；

图5为本发明实施例中的延迟单元的结构示意图；

图6为本发明实施例中的锁存单元的结构示意图；

图7为本发明实施例中的上电复位电路的复位时序图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。

下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。

本发明包括一种低功耗的数字上电复位电路，如图3所示，包括：

上电触发单元1，用于产生一启动触发信号；

信号延迟单元2，信号延迟单元2的输入端连接上电触发单元1的输出端，用于接收启动触发信号并对其进行延时处理，以输出一延迟信号；

锁存单元3，锁存单元3的第一输入端连接上电触发单元1的输出端，用于接收启动触发信号以复位锁存单元3；

锁存单元3的第二输入端连接信号延迟单元2的输出端，锁存单元3在接收延迟信号后进行处理并形成一复位触发信号，锁存单元根据复位触发信号输出一复位信号。

具体地，在本实施例中，图3为本发明提出的数字上电复位电路的原理框图，主要包括上电触发单元1、信号延迟单元2、锁存单元3三个部分。在电路上电时，上电触发单元1会产生一个启动触发信号，启动触发信号进入锁存单元3对其进行复位，本实施例中的锁存单元3为锁存器；此外，信号延迟单元2把启动触发信号延迟一段时间，延迟的启动触发信号在锁存器中二次复位锁存器，实现复位功能。

具体地，通过上述技术方案，本发明中的上电复位电路的工作原理如图7所示，在电源上电时，复位信号和电源电压一起被拉高，上电触发单元1输出的启动触发信号被拉高，并经过延时单元2，延时单元2可产生一个长度为tdelay的延时，在启动触发信号被拉高后，经过延时tdelay，延时单元2输出的延迟信号被拉高，延迟信号再经过锁存单元3，产生一个复位触发信号，将复位信号拉低。

在一种较优的实施例中，如图4所示，上电触发单元1包括一第一使能缓存器101、一第二使能缓存器102、一第一或非门103以及一第二或非门104。第一或非门103的第一输入端连接第一使能缓存器101的输出端，第一或非门103的第二输入端连接第二或非门104的输出端，第一或非门103的输出端连接信号延时单元2的输入端；第二或非门104的第一输入端连接于第一或非门103的输出端与信号延时单元2的输入端之间，第二或非门104的第二输入端连接第二使能缓存器102的输出端。第一使能缓存器101、第二使能缓存器102、第一或非门103以及第二或非门104构成了一个rs触发器，rs触发器包括两个或非门交叉耦合组成，此时为高电平触发器：r端接0，s端接0，则输出不变；r端接1，s端接0，则输出为0；r端接0，s端接1，则输出为1；r端接1，s端接1，则输出不确定。

在一种较优的实施例中，如图5所示，信号延时单元2包括复数个延时缓存器串联连接。延时缓存器的数量越多，延时越长，因此其数量的设计根据集成电路所需延时时间确定。

在一种较优的实施例中，如图6所示，锁存单元3包括一第一触发器301、一第二触发器302、一非门303以及一与非门304；

锁存单元3的第一输入端分别连接第一触发器301的复位端和第二触发器302的复位端；

锁存单元3的第二输入端分别连接第一触发器301的时钟端和第二触发器302的时钟端，其中，非门303设置于锁存单元3的第二输入端与第一触发器301的时钟端之间；

与非门304的第一输入端连接第一触发器301的输出端，与非门304的第二输入端连接第二触发器302的输出端，与非门304的输出端作为锁存单元3的输出端。

具体地，在本实施例中，第一触发器301和第二触发器302为两个上升沿触发带复位的d触发器。锁存单元3在上电触发后被复位，当延迟单元2的延迟信号完成后进而锁存复位时间，然后反馈一个信号关掉延迟单元。

在一种较优的实施例中，还包括一电压检测单元，连接于上电触发单元的输入端，用于实时检测电源电压并传输给上电触发单元，上电触发单元根据电源电压的电位水平来生成启动触发信号。

本发明还提供一种集成电路芯片，包括上述实施例中任一所述的数字上电复位电路。在电路上电时，上电触发单元1会产生一个启动触发信号，启动触发信号进入锁存单元3对其进行复位，本实施例中的锁存单元3为锁存器；此外，信号延迟单元2把启动触发信号延迟一段时间，延迟的启动触发信号在锁存器中二次复位锁存器，实现复位功能。本实施例中的集成电路芯片采用结构更简单的数字上电复位电路，降低集成电路芯片的生产成本，且降低了集成电路芯片的功耗。

本发明实施例的有益效果在于：提供一种低功耗的数字上电复位电路，本发明的数字上电复位电路的结构简单，不需要传统复位电路中的模拟采样、模拟比较等模块，简化了电路结构，降低了工艺偏差带来的误差，容易实现，生产成本较低；此外，由于没有模拟模块的功耗，模块功耗基本是逻辑电路本身漏电功耗，降低了电路的功耗。

以上所述仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。