电平转换电路及具有该电路的CPU芯片的制作方法

电平转换电路及具有该电路的cpu芯片
技术领域
[0001]
本发明涉及集成电路技术领域，尤其涉及一种电平转换电路及具有该电路的cpu芯片。


背景技术：

[0002]
多电源域技术是目前实现极低功耗设计的主流技术之一，因此在低功耗芯片设计中，往往存在多个电源域。芯片的不同电源域之间，存在着大量的level shift(电平转换)电路，实现信号在不同电源域的转换，这些level shift电路的速度以及功耗将极大地影响整个芯片的性能。
[0003]
传统的level shift电路如图1所示，它利用高压mos管mn1与mp1直接将高电源域信号in转换到低电源域。发明人在研究过程中发现，虽然传统的level shift电路结构简单，但是它存在固有缺点，mp1的源端电压为低电压源vddl，因而其栅源电压过低，驱动能力弱，out1节点输出信号的上升沿时间将会明显增大，最终会降低电路的工作速度。


技术实现要素：

[0004]
有鉴于此，本发明实施例提供一种电平转换电路及具有该电路的cpu芯片，提高电路的工作速度。
[0005]
第一方面，本发明实施例提供一种电平转换电路，用于实现高电源域信号向低电源域切换，包括第一pmos管、第一nmos管、第二pmos管和第二nmos管，其中：
[0006]
所述第一pmos管的栅极作为所述电平转换电路的输入信号连接端，源极连接低电压源，漏极连接所述第一nmos管的漏极；
[0007]
所述第一nmos管的栅极连接所述第一pmos管的栅极，源极接地，漏极同时连接所述第二pmos管和第二nmos管的栅极；
[0008]
所述第二pmos管的源极连接低电压源，漏极作为所述电平转换电路的输出信号连接端；
[0009]
所述第二nmos管的源极接地，漏极连接所述第二pmos管的漏极；
[0010]
所述第一pmos管的源极和漏极之间设有上拉通路，所述上拉通路包括第三nmos管，所述第三nmos管的栅极连接电平转换电路输入信号的反向信号，源极连接所述第一pmos管的漏极，漏极连接所述第一pmos管的源极。
[0011]
结合第一方面，在第一方面的一种实施方式中，所述上拉通路还包括第四nmos管，其中：
[0012]
所述第三nmos管的源极同时连接所述第四nmos管的栅极和漏极；
[0013]
所述第四nmos管的源极连接所述第一pmos管的漏极。
[0014]
结合第一方面，在第一方面的另一种实施方式中，所述第四nmos管为至少两个且依次串联连接。
[0015]
结合第一方面，在第一方面的再一种实施方式中，所述上拉通路还包括第三pmos
管，其中：
[0016]
所述第三nmos管的源极连接所述第三pmos管的源极；
[0017]
所述第三pmos管的栅极连接漏极并连接至所述第一pmos管的漏极。
[0018]
结合第一方面，在第一方面的又一种实施方式中，所述第三pmos管为至少两个且依次串联连接。
[0019]
结合第一方面，在第一方面的又一种实施方式中，所述第一pmos管、第一nmos管和第三nmos管为高压mos管；
[0020]
所述第二pmos管和第二nmos管为低压mos管。
[0021]
结合第一方面，在第一方面的又一种实施方式中，所述第四nmos管为低压mos管。
[0022]
结合第一方面，在第一方面的又一种实施方式中，所述第三pmos管为低压mos管。
[0023]
结合第一方面，在第一方面的又一种实施方式中，所述电平转换电路包括输入信号反向电路，所述输入信号反向电路包括第五pmos管和第五nmos管，其中：
[0024]
所述第五pmos管的栅极同时连接电平转换电路输入信号和所述第五nmos管的栅极，源极连接高电压源，漏极连接所述第五nmos管的漏极并输出电平转换电路输入信号的反向信号；
[0025]
所述第五nmos管的源极接地；
[0026]
所述第五pmos管和第五nmos管均为高压mos管。
[0027]
第二方面，本发明实施例提供一种cpu芯片，包括上述的电平转换电路。
[0028]
本发明实施例通过增加一支nmos的上拉通路，极大地增强了上拉支路的上拉能力，并且提前了上拉支路的开启时间，因此，本发明实施例能够极大地提高电路的工作速度。
附图说明
[0029]
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
[0030]
图1为传统level shift电路的结构图；
[0031]
图2为本发明的level shift电路第一实施例的结构图；
[0032]
图3为图1所示传统电路和图2所示本发明电路中输出节点out1的波形对比示意图；
[0033]
图4为本发明的level shift电路第二实施例的结构图；
[0034]
图5为图2和图4所示本发明电路中上拉支路与下拉支路同时开启的时间窗口示意图；
[0035]
图6为本发明的level shift电路第三实施例的结构图；
[0036]
图7为本发明的level shift电路第四实施例的结构图；
[0037]
图8为本发明的level shift电路第五实施例的结构图。
具体实施方式
[0038]
下面结合附图对本发明实施例进行详细描述。
[0039]
应当明确，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
[0040]
一方面，本发明实施例提供一种电平转换电路，用于实现高电源域信号向低电源域切换，具体可以有以下实施例。
[0041]
实施例一
[0042]
如图2所示，本实施例的电平转换电路包括第一pmos管mp1、第一nmos管mn1、第二pmos管mp2和第二nmos管mn2，其中：
[0043]
第一pmos管mp1的栅极作为电平转换电路的输入信号in连接端，源极连接低电压源vddl，漏极连接第一nmos管mn1的漏极；
[0044]
第一nmos管mn1的栅极连接第一pmos管mp1的栅极，源极接地vss，漏极输出out1节点信号，同时连接第二pmos管mp2和第二nmos管mn2的栅极；
[0045]
第二pmos管mp2的源极连接低电压源vddl，漏极作为电平转换电路的输出信号out连接端；
[0046]
第二nmos管mn2的源极接地vss，漏极连接第二pmos管mp2的漏极；
[0047]
第一pmos管mp1的源极和漏极之间设有上拉通路10，上拉通路10包括第三nmos管mn3和第四nmos管mn4；
[0048]
第三nmos管mn3的栅极连接电平转换电路输入信号in的反向信号inb，源极同时连接第四nmos管mn4的栅极和漏极，漏极连接第一pmos管mp1的源极(也即低电压源vddl)；
[0049]
第四nmos管mn4的源极连接第一pmos管mp1的漏极。
[0050]
本实施例中，vddh为高电压源，vddl为低电压源；第一pmos管mp1、第一nmos管mn1和第三nmos管mn3为高压mos管；第二pmos管mp2和第二nmos管mn2为低压mos管。in输入信号的摆幅为0～vddh。
[0051]
如图3所示，假如不存在上拉通路10即在图1所示传统方案的情况下，当in输入信号从零电平开始上升时，mn1管在in输入信号的电压上升到其阈值电压v
thn
时将会开启，输出out1节点信号将从vddl电平开始往下降；当in输入信号从vddh电平下降时，mp1管在in输入信号下降到vddl-|v
thp
|之后才会导通(其中vt
hp
为pmos管mp1开启的阈值电压)，vddh通常为1.8v土10％，vddl通常为0.75v土10％，v
thn
、v
thp
通常为400mv左右，因此可知，mp1管的导通时间过晚，out1节点信号的上升时间将会增大，会降低该电路的工作速度。
[0052]
而本实施例中，增加了一支mn3与mn4上拉通路，上拉通路在inb信号电平达到2v
thn
时就会开启，提前了上拉通路的开启时间，同时level shift电路的上拉能力得到了增强，减小了out1节点信号的上升时间，极大地提升了电路的工作速度。
[0053]
优选的，第四nmos管mn4为低压nmos管，其最小尺寸将远远小于高压mos管mn3，out1节点的寄生电容可以显著地减少，进一步有效地提高了电路的工作速度。
[0054]
输入信号in的反向信号inb的生成，可以采用本领域技术人员容易想到的各种电路形式，为方便实施，优选采用以下电路形式：
[0055]
如图2所示，电平转换电路包括输入信号反向电路12，输入信号反向电路12包括第
五pmos管mp5和第五nmos管mn5，其中：
[0056]
第五pmos管mp5的栅极同时连接电平转换电路输入信号in和第五nmos管mn5的栅极，源极连接高电压源vddh，漏极连接第五nmos管mn5的漏极并输出电平转换电路输入信号in的反向信号inb，该反向信号inb连接至第三nmos管mn3的栅极；
[0057]
第五nmos管mn5的源极接地vss；
[0058]
第五pmos管mp5和第五nmos管mn5均为高压mos管。
[0059]
这样，in输入信号经过mn5与mp5产生一个反相控制信号inb，与mn3的栅端相连，该电路方便实施，损耗低。
[0060]
综上，传统的level shift电路输出信号的上升沿时间太大，无法满足高速应用需求。本实施例增加了一支nmos的上拉通路，极大地增强了上拉支路的上拉能力，并且提前了上拉支路的开启时间。同时，本实施例在nmos管上拉支路上增加了一个二极管连接的低压mos管mn4，提高了上拉支路的导通阈值电压，减少了上拉支路与下拉支路同时导通的时间，极大地减少了level shift的动态功耗。同时，二极管连接的mos管可以使用低压mos管，相对于高压mos管，其可以有效地减小out1节点的寄生电容负载。最终本实施例实现了一种高速低功耗的level shift电路设计。
[0061]
实施例二
[0062]
如图4所示，基本结构与图2所示实施例相同，不同之处在于上拉通路省去了二极管连接的第四nmos管mn4，仅包括第三nmos管mn3，mn3的源极变为直接连接第一pmos管mp1的漏极，此时，上拉通路的导通电压为v
thn
。
[0063]
如图5所示，图4所示实施例中mn1与mn3管的同时导通时间为t2，而图2所示实施例中上拉通路开启的电压增加到2v
thn
，mn1与mn3管的同时导通时间降为t1，可以极大地减小电路的动态功耗。
[0064]
实施例三
[0065]
如图6所示，基本结构与图2所示实施例相同，不同之处在于二极管连接的低压pmos管mp3代替了图2所示实施例中的mn4来实现设计目的，即上拉通路包括第三nmos管mn3和第三pmos管mp3，其中：
[0066]
第三nmos管mn3的栅极连接电平转换电路输入信号in的反向信号inb，源极连接第三pmos管mp3的源极，漏极连接第一pmos管mp1的源极(也即低电压源vddl)；
[0067]
第三pmos管mp3的栅极连接漏极并连接至第一pmos管mp1的漏极；
[0068]
第三pmos管mp3为低压mos管。
[0069]
实施例四
[0070]
如图7所示，基本结构与图2所示实施例相同，不同之处在于多个二极管连接的低压nmos管代替图2所示实施例中的mn4来实现设计目的，或者说，第四nmos管mn4为至少两个且依次串联连接。
[0071]
实施例五
[0072]
如图8所示，基本结构与图6所示实施例相同，不同之处在于多个二极管连接的低压pmos管代替图6中mp3来实现设计目的，或者说，第三pmos管mp3为至少两个且依次串联连接。
[0073]
本发明上述实施例二至五均增加了一支nmos的上拉通路，极大地增强了上拉支路
的上拉能力，并且提前了上拉支路的开启时间。同时，本发明上述实施例三至五在nmos管上拉支路上增加了二极管连接的低压mos管，提高了上拉支路的导通阈值电压，减少了上拉支路与下拉支路同时导通的时间，极大地减少了level shift的动态功耗；二极管连接的mos管可以使用低压mos管，相对于高压mos管，其可以有效地减小out1节点的寄生电容负载，因此实施例三至五具有高速低功耗的特点。
[0074]
另一方面，本发明实施例提供一种cpu芯片，包括上述的电平转换电路，由于电平转换电路的结构与上相同，此处不再赘述。
[0075]
本发明实施例的cpu芯片，其电平转换电路增加了一支nmos的上拉通路，极大地增强了上拉支路的上拉能力，并且提前了上拉支路的开启时间，因此，本发明实施例能够极大地提高电路的工作速度。
[0076]
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个
……”
限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
[0077]
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。