集成多路径功率放大器的制作方法

本文中所描述的主题的实施例大体上涉及多路径功率放大器，且更具体地说，涉及具有输出组合电路的多路径功率放大器。

背景技术：

多年来，doherty功率放大器(pa)一直是蜂窝基础设施应用中最受欢迎的放大器之一。由于dohertypa非常适合于以高峰均功率比(papr)放大信号，因此对于即将到来的5g基础设施部署有望继续大量使用dohertypa。然而，尽管dohertypa已经使用了多年，但传统的dohertypa配置无法应对与5g部署相关联的一些新挑战。这些挑战包括使用低成本和越来越紧凑的放大器设备支持越来越宽的带宽上的通信，同时满足关于线性度、效率和功率增益的严格rf性能要求。

技术实现要素：

根据本发明的一个方面，提供一种多路径放大器，包括：

半导体管芯；

第一晶体管，所述第一晶体管与所述半导体管芯一体形成并且具有第一输出端，其中穿过所述第一晶体管的第一信号路径在从所述第一晶体管的控制端到所述第一输出端的第一方向上延伸；

第二晶体管，所述第二晶体管与所述半导体管芯一体形成并且具有第二输出端和组合节点，其中所述第二输出端对应于所述组合节点或紧密电耦合到所述组合节点，并且其中穿过所述第二晶体管的第二信号路径在从所述第二晶体管的控制端到所述第二输出端的第二方向上延伸；以及

集成相位延迟电路，所述集成相位延迟电路被配置成向所述第一输出端和所述第二输出端之间承载的信号施加总体相位延迟，其中所述集成相位延迟电路包括耦合在所述第一输出端和所述第二输出端之间的延迟电路键合线，并且其中所述延迟电路键合线在与所述第二方向成角度地偏移的第三方向上延伸。

根据一个或多个实施例，所述总体相位延迟是90度，并且所述延迟电路键合线被配置成施加所述总体相位延迟的30度到80度。

根据一个或多个实施例，所述第一输出端具有细长的第一键合焊盘，所述细长的第一键合焊盘具有平行于所述第一信号路径的所述第一方向延伸的第一长度，并且所述延迟电路键合线沿着所述细长的第一键合焊盘的所述第一长度并联连接。

根据一个或多个实施例，所述第一输出端还包括：细长的导电结构，所述细长的导电结构电耦合到所述细长的第一键合焊盘，其中所述细长的导电结构具有垂直于所述第一方向延伸的第二长度，并且所述细长的导电结构紧密电耦合到所述第一晶体管的漏极歧管。

根据一个或多个实施例，所述第二输出端具有细长的第二键合焊盘，所述细长的第二键合焊盘具有平行于所述第二信号路径的所述第二方向延伸的第二长度，并且所述延迟电路键合线沿着所述细长的第二键合焊盘的所述第二长度并联连接。

根据一个或多个实施例，所述细长的第一键合焊盘和所述细长的第二键合焊盘并联布置。

根据一个或多个实施例，所述第二输出端还包括：细长的第三键合焊盘，所述细长的第三键合焊盘电耦合到所述细长的第二键合焊盘，其中所述细长的第三键合焊盘具有垂直于所述第二方向延伸的第三长度，并且所述细长的第三键合焊盘紧密电耦合到所述第二晶体管的漏极歧管。

根据一个或多个实施例，多路径放大器另外包括：输出信号键合线集合，所述输出信号键合线集合连接到所述细长的第三键合焊盘并且在所述第二方向上延伸。

根据一个或多个实施例，多路径放大器另外包括：分流电感电路，所述分流电感电路电耦合于所述组合节点和接地参考节点之间，其中所述分流电感电路包括与所述半导体管芯集成的分流电感。

根据一个或多个实施例，所述分流电感电路包括：第一集成电感，所述第一集成电感包括键合线集合；以及第二集成电感，所述第二集成电感包括与所述半导体管芯一体形成的一个或多个螺旋电感器，其中所述第一集成电感和所述第二集成电感在所述组合节点结构和所述接地参考节点之间串联耦合。

根据一个或多个实施例，多路径放大器另外包括：视频带宽电路，所述视频带宽电路电耦合于所述第二输出端与接地参考节点之间。

根据一个或多个实施例，所述半导体管芯包括体电阻率在约1000欧姆/厘米(cm)到约100,000欧姆/cm或更大范围内的基础半导体基板。

根据一个或多个实施例，所述多路径放大器是doherty功率放大器，并且其中：所述第一晶体管是主放大器晶体管；并且所述第二晶体管是峰化放大器晶体管。

根据一个或多个实施例，多路径放大器另外包括：信号分配器，所述信号分配器与所述半导体管芯集成，其中所述信号分配器被配置成将输入射频(rf)信号的功率划分成提供到所述主放大器晶体管的主输入信号和提供到所述峰化放大器晶体管的峰化输入信号。

根据本发明的第二方面，提供一种制造多路径放大器的方法，所述方法包括：

将第一晶体管与半导体管芯一体形成，其中所述第一晶体管具有第一输出端，并且其中穿过所述第一晶体管的第一信号路径在从所述第一晶体管的控制端到所述第一输出端的第一方向上延伸；

将第二晶体管与所述半导体管芯一体形成，其中所述第二晶体管具有第二输出端和组合节点，其中所述第二输出端对应于所述组合节点或紧密电耦合到所述组合节点，并且其中穿过所述第二晶体管的第二信号路径在从所述第二晶体管的控制端到所述第二输出端的第二方向上延伸；以及

通过在所述第一输出端和所述第二输出端之间耦合延迟电路键合线形成集成相位延迟电路，其中所述延迟电路键合线在与所述第二方向成角度地偏移的第三方向上延伸，并且其中所述集成相位延迟电路被配置成向所述第一输出端和所述第二输出端之间承载的信号施加总体相位延迟。

附图说明

当结合以下图式考虑时，可以通过参考具体实施方式和权利要求书来获得对主题的更完整的理解，其中类似附图标号在各图中指代相似元件。

图1是根据示例实施例的集成doherty功率放大器的简化示意图；

图2是根据示例实施例的doherty功率放大器管芯的俯视图；

图3是根据示例实施例的图2的doherty放大器管芯沿着线3-3的横截面侧视图；

图4是根据示例实施例的封装在大功率封装中的doherty放大器装置的俯视图；

图5是根据示例实施例的耦合到印刷电路板基板的封装的doherty放大器装置的俯视图；以及

图6是根据示例实施例的制造doherty功率放大器管芯和封装的doherty放大器装置的方法的流程图。

具体实施方式

一种多路径放大器的实施例包括半导体管芯、与半导体管芯一体形成且具有第一输出端的第一晶体管、与半导体管芯一体形成且具有第二输出端和组合节点的第二晶体管，以及集成相位延迟电路。穿过第一晶体管的第一信号路径在从第一晶体管的控制端到第一输出端的第一方向上延伸，并且穿过第二晶体管的第二信号路径在从第二晶体管的控制端到第二输出端的第二方向上延伸。第二输出端对应于组合节点或紧密电耦合到组合节点。集成相位延迟电路被配置成向第一输出端和第二输出端之间承载的信号施加总体相位延迟。集成相位延迟电路包括耦合在第一输出端和第二输出端之间的延迟电路键合线，并且延迟电路键合线在与第二方向成角度地偏移的第三方向上延伸。

根据其它实施例，总体相位延迟是90度，并且延迟电路键合线被配置成施加总体相位延迟的30度到80度。根据另一其它实施例，集成相位延迟电路另外包括第一输出端和第二输出端。根据另一其它实施例，第一输出端具有细长的第一键合焊盘，细长的第一键合焊盘具有平行于第一信号路径的第一方向延伸的第一长度，并且延迟电路键合线沿着细长的第一键合焊盘的第一长度并联连接。根据另一其它实施例，第一输出端还包括电耦合到细长的第一键合焊盘的细长的导电结构，其中细长的导电结构具有垂直于第一方向延伸的第二长度，并且细长的导电结构紧密电耦合到第一晶体管的漏极歧管。根据另一其它实施例，第二输出端具有细长的第二键合焊盘，细长的第二键合焊盘具有平行于第二信号路径的第二方向延伸的第二长度，并且延迟电路键合线沿着细长的第二键合焊盘的第二长度并联连接。根据另一其它实施例，细长的第一键合焊盘和细长的第二键合焊盘并联布置。根据另一其它实施例，第二输出端还包括电耦合到细长的第二键合焊盘的细长的第三键合焊盘，其中细长的第三键合焊盘具有垂直于第二方向延伸的第三长度，并且细长的第三键合焊盘紧密电耦合到第二晶体管的漏极歧管。根据另一其它实施例，第一长度和第二长度在200微米和400微米之间的范围内，并且第三长度在800微米和1800微米之间的范围内。

根据另一其它实施例，输出信号键合线集合连接到细长的第三键合焊盘并且在第二方向上延伸。根据另一其它实施例，多路径放大器还包括电耦合于组合节点和接地参考节点之间的分流电感电路，其中分流电感电路包括与半导体管芯集成的分流电感。根据另一其它实施例，分流电感电路包括第一集成电感和第二集成电感，所述第一集成电感包括键合线集合，所述第二集成电感包括与半导体管芯一体形成的一个或多个螺旋电感器，其中第一集成电感和第二集成电感在组合节点结构和接地参考节点之间串联耦合。根据另一其它实施例，分流电感电路另外包括与第一集成电感和第二集成电感串联电连接的电容器。根据另一其它实施例，视频带宽电路电耦合于第二输出端和接地参考节点之间。根据另一其它实施例，半导体管芯包括体电阻率在约1000欧姆/厘米(cm)到约100,000欧姆/cm或更大范围内的基础半导体基板。

根据另一其它实施例，多路径放大器是doherty功率放大器，并且第一晶体管是主放大器晶体管，并且第二晶体管是峰化放大器晶体管。根据另一另其它实施例，信号分配器与半导体管芯管芯集成，其中信号分配器被配置成将输入射频(rf)信号的功率划分成提供到主放大器晶体管的主输入信号和提供到峰化放大器晶体管的峰化输入信号。

一种制造多路径放大器的方法的实施例包括将第一晶体管和第二晶体管与半导体管芯一体形成。第一晶体管具有第一输出端，并且穿过第一晶体管的第一信号路径在从第一晶体管的控制端到第一输出端的第一方向上延伸。第二晶体管具有第二输出端和组合节点，其中第二输出端对应于组合节点或紧密电耦合到组合节点。穿过第二晶体管的第二信号路径在从第二晶体管的控制端到第二输出端的第二方向上延伸。所述方法进一步包括通过在第一输出端和第二输出端之间耦合延迟电路键合线形成集成相位延迟电路，其中延迟电路键合线在与第二方向成角度地偏移的第三方向上延伸，并且集成相位延迟电路被配置成向第一输出端和第二输出端之间承载的信号施加总体相位延迟。

根据其它实施例，一体形成第一晶体管包括形成第一输出端以包括细长的第一键合焊盘，并且一体形成第二晶体管包括形成第二输出端以包括细长的第二键合焊盘，所述细长的第二键合焊盘具有平行于第二信号路径的第二方向延伸的长度。细长的第一键合焊盘和细长的第二键合焊盘并联布置。根据另一其它实施例，形成集成相位延迟电路包括连接在细长的第一键合焊盘和细长的第二键合焊盘之间的延迟电路键合线。

在一些典型的常规doherty放大器中，用于主放大器及峰化放大器的不同半导体管芯封装在分立功率放大器装置中，并且分立功率放大器装置耦合到包括doherty放大器的其它部分的印刷电路板(pcb)。例如，pcb上的输入分配器用于将输入射频(rf)信号划分成主输入信号和峰化输入信号，并且主输入信号和峰化输入信号通过功率放大器装置的输入引线被供应到主放大器和峰化放大器。在doherty放大器的输出侧上，通过单独的输出引线由功率放大器装置提供放大的主信号和峰化信号。取决于doherty放大器具有同相配置还是反相配置，相位延迟和阻抗反相器电路(简称为“相位延迟电路”)沿着主输出路径或峰化输出路径耦合到pcb。在相位延迟电路的输出处，通过在pcb上实施的doherty合路器将放大的主信号和峰化信号组合在一起。在大批量生产环境中，由于主功率放大器管芯和峰化功率放大器管芯的放置容差、装置内的键合线长度和高度的变化，以及用于在pcb级处实施相位延迟电路和合路器的结构的变化，常规doherty放大器会出现各种性能问题。

本发明主题的实施例包括单片多路径放大器，并且在更具体的实施例中，包括单片doherty功率放大器，所述单片doherty功率放大器具有集成的第一功率晶体管和第二功率晶体管(例如，主功率晶体管和峰化功率晶体管)、集成的相位延迟和阻抗反相器电路，以及在第一功率晶体管和第二功率晶体管的输出端(例如，漏极端)之间连接的集成的信号合路器。更具体地说，相位延迟电路和信号合路器由与第一功率晶体管和第二功率晶体管集成在同一管芯中的导电结构和键合线实施。如本文中所使用，术语“单片”意指与单个半导体管芯集成或集成在单个半导体管芯内(例如，管芯201，图2、3)。当组件在本文中被称为与管芯(例如，管芯201，图2、3)“一体形成”时，这意味着组件结构形成管芯自身的一部分(例如，组件是在管芯制造过程中产生的，并且物理上位于管芯的顶部表面和底部表面之间)。例如，简单地参看图2和3，fet226、230、246、250、电感器282'、282"和电容器284视为与管芯201“一体形成”。相比之下，当组件被称作与管芯“集成”时，这意味着组件结构与管芯是“一体形成”的，或组件以独立方式附接到管芯(例如，附接到管芯201的表面)。例如，如本文中所使用的术语，键合线262、282的集合(其中“集合”意味着一个或多个)视为与管芯201“集成”，因为键合线262、282的集合中的每个键合线开始于且着落于管芯201的顶部表面上(即，每个键合线的两端键合到管芯顶部表面上的不同键合焊盘，并且因此每个键合线在管芯201内是“独立的”)。相比而言，键合线219、290的集合不视为与管芯201“集成”，因为键合线219、290的集合中的键合线并非开始于且着落于管芯201上(即，每个键合线的仅一端键合到管芯顶部表面上的键合焊盘)。此外，耦合到管芯的顶部表面的分立组件也视为与管芯“集成”(例如，无源组件或有源组件与输入端和输出端分开封装，输入端和输出端例如通过焊料或导电粘合剂以物理方式和电气方式附接到在管芯表面暴露的键合焊盘上)。

如上文所提及，doherty放大器的实施例包括连接在主功率晶体管和峰化功率晶体管的输出之间的集成的信号合路器(或组合节点结构)。在一些实施例中，信号合路器紧密电耦合到峰化晶体管的漏极端，其中如本文所使用的“紧密电耦合”意味着通过形成导电路径的一个或多个导电部件(例如，集成导电迹线或通孔)直接连接或电耦合，所述导电路径的总电阻可忽略不计(例如，小于5.0欧姆-20欧姆)且不含无源或有源电气组件(例如，分立或集成电阻器、电感器、电容器或晶体管)。因为信号合路器可以非常接近峰化放大器的漏极实施，所以可以实现90-0的doherty放大器。主放大器输出与峰化放大器输出之间的90度相位差由具有电容器-电感器-电容器(clc)拓扑的模拟四分之一波长传输线提供。clc拓扑包括主晶体管和峰化晶体管的漏极-源极电容，以及在主放大器输出和doherty组合结构之间实施的可严格控制的电感。此外，根据各种实施例，管芯上分流电感(或分流-l)电路的实施可以有效地补偿峰化放大器晶体管的另外潜在限制性能的寄生漏极-源极电容。

另外，各种实施例可以显著减少或消除与管芯放置相关联的装置间的生产变化，并且还可以使键合线长度和高度的变化减少。因此，各种实施例的实施可以使doherty放大器能够具有更一致的rf性能。

doherty放大器管芯的以下描述和已示实施例对应于包括主放大器和一个峰化放大器的两路doherty放大器。尽管未明确地说明，但其它实施例可以包括“n路”doherty功率放大器，其中n>2，且其中峰化放大器的数目等于n-1。此外，尽管以下描述的示例实施例具体涉及doherty功率放大器的实施例，但是本发明的主题可以更一般地适用于可以受益于本文所述的发明电路和结构的实施方案的任何类型的多路径放大器。因此，本发明的主题不限于仅在doherty功率放大器中的应用。

图1是根据示例实施例的多路径doherty功率放大器100的简化示意图。doherty放大器100包括输入节点102、输出节点194、功率分配器104(或分路器)、主放大路径110、峰化放大路径111、集成相位延迟和阻抗反相器电路160(在下文中，简称为“相位延迟电路”)、组合节点结构164和输出分流-l电路180。负载196可以(例如，通过电感190和输出节点194)耦合到组合节点结构164以从放大器100接收放大的rf信号。

根据实施例，至少主放大路径110、峰化放大路径111、相位延迟电路160和组合节点结构164与单个集成电路管芯101集成或集成在单个集成电路管芯101内(即，电路系统是单片的)。在一些其它实施例中，输出分流-l电路180还与管芯101集成。在各种实施例中，功率分配器104可以在管芯上或管芯外实施。管芯外实施方案由不包括功率分配器104，但包围放大路径110、111、相位延迟电路160和组合节点结构164的实线矩形框指示。在管芯外实施例中，功率分配器104的输出106、108可以分别电连接到主路径输入121和峰化路径输入141。在其它实施例中，并且如图2所示，稍后讨论的是，功率分配器104(例如，功率分配器204，图2)可替换地与具有放大路径110、111、相位延迟电路160和组合节点结构164的管芯101集成，如包围功率分配器104的虚线矩形框所示。

doherty功率放大器100视为“两路”doherty功率放大器，其包括一个主放大器120和一个峰化放大器140。主放大器120沿着主放大路径110提供放大，并且峰化放大器140沿着峰化放大路径111提供放大。在其它实施例中，多于一个峰化放大器可以与第一峰化放大器140并联实施，以产生n路doherty功率放大器，其中n>2，并且峰化放大器的数量等于n-1。

尽管主放大器120和峰化放大器140可以具有相等大小(例如，在具有1:1主峰大小比率的对称doherty配置中)，但主放大器120和峰化放大器140也可以具有不相等大小(例如，在各种不对称doherty配置中)。在不对称两路doherty放大器配置中，峰化功率放大器140通常比主功率放大器120大某一倍数。例如，峰化功率放大器140可以是主功率放大器120的大小的两倍，使得峰化功率放大器140的载流能力是主功率放大器120的两倍。也可以实施除1:2比率以外的不对称主峰放大器大小比率。

功率分配器104被配置成将在输入节点102处接收的输入rf信号的功率划分成输入信号的主部分和峰化部分。主输入信号在功率分配器输出106处被提供到主放大路径110，并且峰化输入信号在功率分配器输出108处被提供到峰化放大路径111。在低功率模式下的操作期间，当仅主放大器120将电流供应到负载196时，功率分配器104仅将输入信号功率提供到主放大路径110。在满功率模式下的操作期间，当主放大器120和峰化放大器140都将电流供应到负载196时，功率分配器104在放大路径110、111之间划分输入信号功率。

功率分配器104可以均等地或不均等地划分输入rf信号的功率。例如，当doherty放大器100具有不对称doherty放大器配置，其中峰化放大器140的大小大致是主放大器120的大小的两倍(即，doherty放大器100具有1:2主峰大小比率的不对称配置)时，功率分配器104可以划分功率，使得将大致三分之一的输入信号功率提供到主放大路径110，并且将大致三分之二的输入信号功率提供到峰化放大路径111。换句话说，在1:2主峰大小比率的情况下，峰化放大器140的大小约是主放大器120的大小的两倍，并且功率分配器104被配置成产生峰化输入信号，峰化输入信号的功率约是主输入信号的两倍。

可替换的是，在对称doherty放大器配置(即，主峰大小比率约是1:1)的情况下，功率分配器104可以划分功率，使得在功率分配器输出106处将约一半的输入信号功率提供到主放大路径110，并且在功率分配器输出108处将约一半的输入信号功率提供到峰化放大路径111。

本质上，功率分配器104划分在输入节点102处供应的输入rf信号，并且划分的信号沿着主放大路径110和峰化放大路径111被分别放大。然后在组合节点结构164处将放大的信号同相组合。重要的是，在所关注的频带(或操作频带)上维持主放大路径110和峰化放大路径111之间的相位相干性，以确保放大的主信号和峰化信号同相到达组合节点结构164，从而确保doherty放大器的恰当操作。在图1中所描绘的doherty放大器配置(即，如下所述的同相doherty配置)中，输入相位延迟电路109耦合在功率分配器输出108和峰化放大器输入141之间。根据实施例，在将峰化输入信号提供到峰化放大器140之前，输入相位延迟电路109向峰化输入信号施加约90度的相位延迟。例如，输入相位延迟电路109可以包括四分之一波长传输线、集总元件延迟电路，或另一合适类型的约90度电长度的延迟元件或电路。在其它实施例中，可以由分配器104施加90度信号延迟，并且可以排除输入相位延迟电路109。

主放大器120和峰化放大器140中的每一个包括用于放大通过放大器120、140传导的rf信号的单个功率晶体管或多个级联功率晶体管。如本文中所使用，术语“晶体管”是指场效应晶体管(fet)或另一类型的合适晶体管。例如，“fet”可以是金属氧化物半导体fet(mosfet)、横向扩散mosfet(ldmosfet)、增强型或耗尽型高电子迁移率晶体管(hemt)或另一类型的fet。根据各种实施例，可以例如使用以下材料来实施主放大器120和峰化放大器140中的功率晶体管中的每一个：基于硅的fet(例如，ldmosfet)、基于硅锗(sige)的fet，或iii-vfet(例如，hemt)，例如氮化镓(gan)fet(或另一类型的iii-v晶体管，包括砷化镓(gaas)fet、磷化镓(gap)fet、磷化铟(inp)fet，或锑化铟(insb)fet)。

根据实施例，主放大器120是两级放大器，其包括相对较低功率的前置放大器126和相对较高功率的末级放大器130，两者以级联布置连接在主放大器输入121和主放大器输出134之间。在主放大器级联布置中，前置放大器126的输出127电耦合到末级放大器130的输入129。类似地，峰化放大器140是两级放大器，其包括相对较低功率的前置放大器146和相对较高功率的末级放大器150，两者以级联布置连接在峰化放大器输入141和峰化放大器输出154之间。在峰化放大器级联布置中，前置放大器146的输出147电耦合到末级放大器150的输入149。在其它实施例中，主放大器120和峰化放大器140中的每一个可以是单级放大器，或可以包括多于两个级联耦合的放大级。在每个前置放大器126、146的输入125、145处以及在每个前置放大器126、146和每个末级放大器130、150之间，可以分别实施输入阻抗匹配网络122、142(imn)和级间阻抗匹配网络128、148(ismn)。在每种情况下，匹配网络122、142、128、148可以朝向负载阻抗递增地增加电路阻抗。

在doherty放大器100的操作期间，主放大器120被偏置以在ab类模式下操作，并且峰化放大器140通常被偏置以在c类模式下操作。在一些配置中，峰化放大器140可以被偏置以在b类或深度b类模式下操作。在低功率电平下，其中节点102处的输入信号的功率比峰化放大器140的接通阈值电平更低，放大器100在低功率模式下操作，其中主放大器120是将电流供应到负载196的唯一放大器。当输入信号的功率超出峰化放大器140的阈值电平时，放大器100在高功率模式下操作，在高功率模式中，主放大器120和峰化放大器140都将电流供应到负载196。此时，峰化放大器140在组合节点结构164处提供有源负载调制，以允许主放大器120的电流持续线性地增加。

如将结合图2更详细地解释，稍后，在实施例中，可以使用一个或多个电阻器-分压器栅极偏置电路170、170'(例如，电阻器-分压器栅极偏置电路270、270'，图2)来执行主放大器120和峰化放大器140的栅极偏置，其中每个电阻器-分压器栅极偏置电路170、170'包括电耦合在栅极偏置电压输入171、171'和每个放大器126、130、146、150的输入125、129、145、149(例如，栅极端)之间的至少一个电阻器173、174、173'、174'。还可以使用漏极偏置电路(未在图1中示出，但是在图2中示出为电路277)来执行前置放大器126、146的漏极偏置。

在实施例中，分流l电路180耦合在峰化放大器140的输出154和接地参考(或接地参考节点)之间。如先前所提及的，分流-l电路180被配置成补偿峰化末级放大器150的输出151处的漏极-源极电容。在实施例中，分流-l电路180包括串联耦合在峰化放大器140的输出154和接地参考之间的电感182和电容184。

此外，本发明主题的实施例可以包括耦合在峰化放大器140的输出154和接地参考之间的视频带宽(vbw)电路186。在更具体的实施例中，vbw电路186耦合到电感182和分流-l电路180的电容184之间的节点(例如，“rf冷点”节点或某一其它节点)。如本文中所使用，“rf冷点”节点是可以充当用于rf电信号的虚拟接地参考电压的导电节点。在各种实施例中，vbw电路186的组件可以与管芯101集成，或vbw电路186的组件可以在芯片外实施。无论哪种方式，vbw电路186被配置成通过在包络频率下呈现低阻抗和/或在rf频率下呈现高阻抗来改善由放大器100的各种电路系统和结构之间的相互作用而引起的放大器100的低频共振(lfr)。从rf匹配的角度来看，vbw电路186基本上可以视为“不可见的”，因为它主要影响包络频率下的阻抗(即，vbw电路186在包络频率下为放大器100的信号能量提供终止)。

vbw电路186可以具有多个配置中的任一个。在一些实施例中，vbw电路186包括耦合在峰化放大器输出154(或沿着放大路径110、111的一些其它点)和接地参考之间的电阻器、电感器和电容器的串联电路。尽管图1中示出vbw电路186耦合到特定节点，但vbw电路186可以耦合到另一节点，或多个vbw电路可以耦合到沿着每个放大路径110、111的多个点。例如，vbw电路186可以耦合在前置放大器126、146的任何输出127、147和接地参考之间，或者vbw电路186可以耦合在末级放大器130、150的任何输出131、151和接地参考之间，或者vbw电路186可以耦合在前置放大器126、146的任何输入125、145和接地参考之间。

doherty放大器100具有“同相”负载网络配置。在同相配置中，输入电路被配置成使得供应到峰化放大器140的输入信号相对于在放大器100的中心操作频率f0下供应到主放大器120的输入信号延迟了90度。为了确保主输入rf信号和峰化输入rf信号以大约90度的相位差到达主放大器120和峰化放大器140，正如doherty放大器的恰当基本操作，如上所述，在峰化输入信号被提供到峰化放大器140之前，输入相位延迟电路109将约90度的相位延迟施加到峰化输入信号。

在放大器120、140的输入处，主放大路径110和峰化放大路径111之间的90度相位延迟差补偿相位延迟电路160施加到主放大器120的输出和组合节点结构164之间的信号的90度相位延迟。此外，相位延迟电路160沿着主放大路径110向放大的rf信号施加阻抗反相。相位延迟电路160包括串联连接的多个组件161、162、163。根据实施例，如将结合图2和图3更详细地论述的，组件161-163包括通过键合线162连接的专门配置的放大器输出端161、163的组合。

doherty放大器的替代性实施例可以具有“反相”负载网络配置。在此配置中，放大器被配置成使得供应到主放大器120的输入信号相对于在放大器100的中心操作频率f0下供应到峰化放大器140的输入信号延迟了约90度，并且输出相位延迟电路被配置成将约90度相位延迟和阻抗反相施加到峰化放大器140的输出和组合节点结构之间的信号。

如本文中所使用的术语，doherty放大器100是“集成的”，因为至少主放大器120(例如，包括前置放大器126和末级放大器130)、峰化放大器140(包括前置放大器146和末级放大器150)、相位延迟电路160以及组合节点结构164与单个ic管芯101集成或集成在单个ic管芯101内(例如，管芯201，图2、3)，所以在本文中可将其称为“集成的doherty放大器管芯”根据实施例，输入和级间阻抗匹配网络122、142、128、148的全部或部分也可以与同一ic管芯101集成或集成在同一ic管芯101内(例如，管芯201，图2、3)。另外，分配器104可以与同一ic管芯101集成或集成在同一ic管芯101内(例如，管芯201，图2)。可替换的是，可以在与包括主放大器120和峰化放大器140的ic管芯不同的一个或多个组件中实施分配器104和/或输入阻抗匹配网络122、142的全部或部分。根据另一其它实施例，电阻器-分压器偏置电路170、170'还与主放大器120和峰化放大器140一样与同一ic管芯101集成或集成在同一ic管芯内(例如，管芯201，图2、3)，但在其它实施例中可以由非集成电路和结构来执行偏置。根据又另一其它实施例，vbw电路186也与主放大器120和峰化放大器140一样与同一ic管芯101集成或集成在同一ic管芯101内(例如，管芯201，图2、3)，但是在其它实施例中，可以使用非集成电路和结构实施vbw电路186。

图2是doherty功率放大器管芯200(或“dohertyic”)的示例实施例的俯视图。为了增强理解，图2和图3应同步观察，图3是图2的dohertyic200沿着线3-3的横截面侧视图。应注意，使用相同的附图标号指示图2和3中的相同元件。如本文中所使用，术语“集成电路管芯”和“ic管芯”意指单个不同的半导体管芯(或半导体基板)，在所述半导体管芯内，一个或多个电路组件(例如，晶体管、无源装置等等)一体形成和/或直接以物理方式连接以产生单片结构。

dohertyic200包括与单个半导体管芯201集成或集成在单个半导体管芯201内的整个doherty放大器(例如，doherty放大器100，图1)的部分，其中半导体管芯具有由相对输入侧和输出侧210/211(例如，在图2的定向上的底部侧和顶部侧)以及在输入侧与输出侧之间延伸的相对左侧和右侧212/213限定的基本上矩形的外围。参考图2顶部的坐标图例，其指示正交方向298、299，左侧和右侧212、213与方向298平行，并且输入侧和输出侧210、211与方向299平行。穿过管芯201的信号路径的总方向与方向298平行(即，在输入端202和输出引线298之间的方向上)。此外，穿过晶体管226、230、246、250的信号路径的方向也与方向298平行(即，在每个相应的栅极端225、229、245、249和漏极端227、231、247、251之间的方向上)。管芯201内的电路系统通过邻近管芯201的输入侧和输出侧210/211定位的引线(例如，引线214、216、217、218、287、294)以及通过连接在管芯201上的引线和键合焊盘(例如，键合焊盘202、271、271'、278、285)之间的键合线(例如，键合线219、290)电连接到外部电路系统。

在图2所示的具体实施例中，doherty放大器管芯200包括以下与半导体管芯201集成或集成在半导体管芯201内的电路系统：两级主放大器220(例如，主放大器120，图1)、两级峰化放大器240(例如，峰化放大器140，图1)、相移/阻抗反相器电路260(例如，相移/阻抗反相器160，图1)、组合节点结构264(例如，组合节点结构164，图1)、电阻器-分压器偏置电路270、270'(例如，电阻器-分压器偏置电路170、170'，图1)、漏极偏置电路277以及分流-l电路280(例如，分流-l电路180，图1)。图2的dohertyic200另外包括功率分配器204(例如，功率分配器104，图1)和输入相位延迟电路209(例如，输入相位延迟电路109，图1)。

如在图3中最清晰地看到，半导体管芯201包括基础半导体基板310和基础半导体基板310的顶部表面上方的多个构建层312。在特定示例实施例中，基础半导体基板310是高电阻率硅基板(例如，具有体电阻率在约1000欧姆/厘米(cm)至约100,000ohm/cm或更大的范围中的硅基板)。可替换的是，基础半导体基板310可以是半绝缘砷化镓(gaas)基板(例如，具有至多10⁸ohm/cm体电阻率的gaas基板)，或另一合适的高电阻率基板。在另外其它替代性实施例中，基础半导体基板310可以是gan基板或其它iii-v半导体基板的多个变型中的任一个。使用高电阻率基板的优点在于，与不使用高电阻率基板的放大器管芯相比，此类基板可以使各种管芯上电路系统(例如，管芯上组合节点结构264和其它电路系统)表现出相对较低的损耗。

多个构建层312可以包括例如多个交错介电层、图案化导电层和其它导电结构(例如，导电多晶硅结构)。在构建层312中，不同的图案化导电层和结构的部分与导电通孔电耦合。另外，导电基板穿孔(tsv)(例如，tsv348)可以在基础半导体基板310的顶部表面和底部表面之间提供导电路径。tsv可衬有或可不衬有介电材料以使tsv与基础半导体基板310绝缘。根据实施例，基础半导体基板310上或其底部表面上的导电层328充当dohertyic200的接地参考节点。如本文中所使用，“接地参考节点”是指与半导体管芯201一体形成的导电部件，其被配置成电耦合到外部导电部件，而外部导电部件又可以电耦合到接地参考电压源。因此，尽管未在图2、3中示出，但当dohertyic200最终封装时，导电层328可以以物理方式和电气方式耦合到封装基板的接地节点(例如，凸缘430，图4)。在其它实施例中，“接地参考节点”可以是除导电层328之外一体形成的管芯201的导电部件(例如，接地参考节点可以是键合焊盘、一个或多个导电通孔的端部，或其它一体形成的导电部件)。

在dohertyic200的以下描述中，将参考包括电容器、电感器和/或电阻器的各个电路。例如，在各种实施例中，电容器可以是形成在构建层(例如，层312)内的集成金属-绝缘体-金属(mim)电容器(例如，电容器284，图2)、耦合到管芯201顶部表面的分立电容器和/或其它类型的电容器。例如，电阻器可以是集成电阻器(例如，由构建层312内的多晶硅形成)，或耦合到管芯201的顶部表面的分立电阻器。电感器可以是由构建层(例如，层312)内的图案化导电层和通孔形成的一体形成的螺旋电感器(例如，螺旋电感器282'、282"，图2)，或者它们可以是由键合线(例如，键合线262、290，图2、3)、图案化导电部件(例如，键合焊盘261、263，图2)或其它电感组件形成的分立电感器或电感。

在图2、3的实施例中，主放大器220和峰化放大器240中的每一个包括两个功率晶体管的级联布置，所述功率晶体管包括相对低功率的前置放大器晶体管226、246(例如，前置放大器126、146，图1)和相对高功率的末级放大晶体管230、250(例如，末级放大器130、150，图1)。本文中的描述是指每个晶体管包括控制端和两个电流传导端。例如，使用与fet相关联的术语，“控制端”是指晶体管的栅极端，并且第一电流传导端和第二电流传导端是指晶体管的漏极端和源极端(反之亦然)。尽管以下描述可以使用结合fet装置常用的术语，但各个实施例不限于使用fet装置的实施方案，并且反而意味也适用于使用双极结型晶体管(bjt)装置或其它合适类型的晶体管的实施方案。

每个晶体管226、230、246、250包括栅极端225、229、245、249(或控制端)、漏极端227、231、247、251(或输出端)和未编号的源极端。在具体实施例中，每个晶体管226、230、246、250是ldmosfet，其包括布置在栅极端和漏极端之间的有源区域。参照图3所示的横截面，fet230、250的有源区域各自包括多个细长的、平行排列的和交错的漏极区332、352(在图3的横截面中示出为未填充的框)和源极区334、354(在图3的横截面中示出为阴影线框)，其中每个漏极区和每个源极区是形成在基础半导体基板(例如，基板310)中的掺杂半导体区。fet230的漏极区332与第一漏极歧管电耦合在一起，并且类似地fet250的漏极区352与第二漏极歧管电耦合在一起。fet230、250的漏极歧管中的每一个紧密电耦合到其相应的漏极端231、251(或输出端，或电流传导端)。由于其细长的形状，邻近漏极区与源极区的每个集合以及上覆于邻近漏极区和源极区之间的沟道区的栅极结构336、356可以被称为“晶体管指件”。每个晶体管226、230、246、250包括晶体管的有源区域内的多个平行晶体管指件(在图2中用竖直线表示)。如图2中的竖直线所示，晶体管指件具有与方向298平行的最长维度。

可变导电沟道区(以及，在一些实施例中，漏极漂移区)存在于相邻源极区334、354和漏极区332、352之间。形成于基础半导体基板310上方的构建层312中的导电(例如，多晶硅或金属)栅极结构336、356在细长的沟道区上方且沿着细长的沟道区延伸，并且栅极结构336、356耦合到每个栅极端229、249。类似地，形成在基础半导体基板310上的额外导电(例如，多晶硅或金属)漏极触点(图3中未描绘)沿着细长的漏极区332、352延伸，以在漏极区332、352和相应的漏极歧管之间传导电流。如上文所提及的，漏极歧管紧密电耦合到具有额外导电结构(简单地用通孔338、358表示)的每个漏极端231、251。源极区电耦合到导电(例如，多晶硅或金属)源极触点(例如，触点339、359)，其又耦合到导电tsv(例如，tsv348，图3)，所述导电tsv延伸通过基础半导体基板310，以在基础半导体基板的底部表面上与导电层328连接。在操作期间施加到栅极端子225、229、245、249的电压对可变导电沟道的导电率进行调制，从而使得电流能够在源极区和漏极区(或者最终在导电层328和每个漏极端227、231、247、251之间)之间流动。

现将更详细地描述集成于dohertyic200内并且耦合到dohertyic200的电路系统。dohertyic200包括集成功率分配器204(例如，功率分配器104，图1)。更具体地，被配置成接收用于放大的输入rf信号的输入端202(例如，输入节点102，图1)通过在dohertyic200的构建层中实施的导电路径与功率分配器204的分配器输入205(例如，输入105，图1)电连接。输入端202可以包括例如暴露在管芯201的顶部表面处的导电键合焊盘，并且导电键合焊盘被配置成用于附接一个或多个键合线219。可替换的是，管芯201可以是倒装芯片管芯或可以暴露在管芯201的底部表面的输入端，在这种情况下，输入端202可以由导电键合焊盘或其它类型的连接组成。这些替代性配置也可以应用于dohertyic200的其它端(例如，端271、271'、278)。

功率分配器204(例如，功率分配器104，图1)被配置成将在输入端202处接收的输入rf信号的功率划分成输入信号的主部分和峰化部分。如结合图1所述，功率分配器204被配置成将在输入端202处接收到的输入rf信号的功率划分成输入信号的一个主部分(或“主输入信号”)和输入信号的一个峰化部分(或“峰化输入信号”)。主输入信号在功率分配器输出206(例如，输出106，图1)处产生，并且峰化输入信号在功率分配器输出208(例如，输出108，图1)处产生。还如先前所论述的，功率分配器204可取决于主放大器220和峰化放大器部分240的相对大小均等地或不均等地划分功率。在图2和图3的实施例中，主放大器220约是峰化放大器240的一半大小(即，末级放大器fet230、250具有1:2大小关系，并且doherty放大器是具有1:2主峰比率的非对称放大器)，因此功率分配器204划分输入rf信号，以使得约三分之一的输入信号功率在功率分配器输出206处产生，并且约三分之二的输入信号功率在功率分配器输出208处产生。在其它实施例中，主放大器220和峰化放大器240可以具有不同的不对称大小关系。在另外其它实施例中，主放大器220和峰化放大器240的大小可以相等(即，末级放大器fet230、250具有1:1的大小关系，并且doherty放大器是具有1:1主峰比率的对称放大器)，在这种情况下，功率分配器204可以将rf输入信号的功率分成相等的部分。

在实施例中，输入端205具有50ohm输入阻抗，但输入阻抗也可以小于或大于50ohm。根据实施例，功率分配器204具有基于威尔金森(wilkinson)的设计，其基本上将在输入205处接收的输入信号的功率划分成在输出206和208处具有相等相位的两个信号(即，主输入信号和峰化输入信号)。在替代性实施例中，功率分配器204可以将在输入205处接收的输入信号的功率划分成彼此异相(例如，90度异相)的两个信号。

功率分配器204的输出206通过在管芯201的构建层中实施的导电路径电连接到主放大器220的输入。根据实施例，功率分配器204的输出208通过输入相位延迟电路209(例如，输入相位延迟电路109，图1)以及实施在管芯201的构建层中的额外导电路径电连接到峰化放大器240的输入。输入相位延迟电路209被配置成向峰化输入信号施加延迟，以确保峰化放大器240的输入处的峰化输入信号与主放大器220的输入处的主输入信号具有约90度的相位差。根据实施例，如电路209旁边的电路示意图所示，用集成组件实施的输入相位延迟电路209可以包括pi配置的相位延迟电路。例如，相位延迟电路209可以包括集成电感器，集成电感器具有耦合到分配器204的输出208的第一端、耦合到峰化放大器240的输入的第二端以及耦合在每个电感器端和接地参考之间的集成分流电容器。在替代性实施例中，可以使用具有适当电长度(例如，约90度或足以产生期望相位延迟的较小量)的传输线(或键合线)或使用一些其它延迟电路结构或配置来实施输入相位延迟电路209。

在实施例中，主放大器220和峰化放大器240中的每一个可具有基本上类似的配置。根据实施例，每个放大器220、240是两级放大器，其包括以级联布置连接在放大器输入221、241和组合节点之间的相对低功率的前置放大器226、246(或前置放大器fet)和相对较高功率的末级放大器晶体管230、250(或末级放大器fet)节点结构264。

在主放大器220中，放大器220的输入221通过输入阻抗匹配网络222(例如，imn122，图1)耦合到前置放大器fet226的输入端225(例如，栅极端)，前置放大器fet226的输出227(例如，漏极端)通过级间阻抗匹配网络228(例如，ismn128，图1)电耦合到末级放大器fet230的输入端229(例如，栅极端)。类似地，在峰化放大器240中，放大器240的输入241通过输入阻抗匹配网络242(例如，imn142，图1)耦合到前置放大器fet246的输入端245(例如，栅极端)，前置放大器fet246的输出247(例如，漏极端)通过级间阻抗匹配网络248(例如，ismn148，图1)电耦合到末级放大器fet250的输入端249(例如，栅极端)。fet226、230、246、250中的每一个的源极端电耦合到接地参考(例如，使用tsv348通过基础半导体基板310电耦合到底部导电层328，图3)。

在实施例中，前置放大器fet226、246的大小可以相等，并且可以被配置成当dohertyic200在高功率模式(例如，接近压缩)下操作时，在约15分贝(db)到约25db的范围内将增益应用于相应的输入rf信号，但当dohertyic200在低功率模式下操作时，只有前置放大器fet226为其输入信号提供增益。末级放大器fet230、250明显大于前置放大器fet226、246(例如，至少是其两倍大以应用至少两倍的增益)。在不对称配置中，如图2和3所示，末级放大器fet230、250的大小不同。具体地说，峰化放大器240的末级放大器fet250约是主放大器220的末级放大器fet230的两倍，但大小比率也可能不同。无论哪种方式，当dohertyic200在高功率模式(例如，接近压缩)下操作时，每个末级放大器fet230、250可以被配置成在约15db至约25db的范围内将增益应用于相应的输入rf信号，但当dohertyic200在低功率模式下操作时，只有末级放大器fet230为其输入信号提供增益。

末级放大器fet230、250中的每一个的输出(即，漏极歧管和漏极端231、251)电连接到组合节点结构264(例如，组合节点结构164，图1)，其功能是将由末级放大器fet230、250中的每一个产生的放大rf信号组合成单个放大输出rf信号。更具体地说，末级主放大器fet230的漏极歧管和漏极端231通过相位延迟电路260(例如，电路160，图1)电耦合到组合节点结构264(以及末级峰化放大器fet250的漏极端251)。根据实施例，相位延迟电路260基本上包括漏极端231、251和耦合在漏极端231、251之间的键合线集合262。

根据实施例，末级主放大器fet230的漏极端231被唯一地配置成使键合线262(称为“延迟电路键合线”)的第一集合能够彼此平行地耦合到漏极端231，从而延迟电路键合线262在与穿过管芯201的信号路径的方向成角度地偏移(例如，垂直或正交于信号路径的方向)的方向(例如，方向299)上延伸，更具体地是，在穿过末级主放大器fet230的信号路径的方向上延伸。在装置200的操作期间，相对于穿过管芯201和晶体管230的信号路径的方向，在延迟电路键合线262的垂直(或以其它角度偏移的)定向上可以减少在穿过延迟电路键合线262传送的信号和穿过晶体管230传送的信号之间的电磁耦合。

为了使延迟电路键合线262能够如上所述连接到漏极端231，漏极端231具有足够大的深度(即，图2中的竖直维度)，以使延迟电路键合线262能够在上文所解释的正交定向上耦合到漏极端231。在图2所描绘的实施例中，漏极端231包括直接连接到末级主放大器fet230的漏极区(或紧密电耦合到漏极歧管)的细长的第一导电结构265(即，沿着平行于方向299的维度伸长)，以及暴露在管芯201的顶部表面处的细长的键合焊盘261，并且其足够大以使多个延迟电路键合线262能够沿着键合焊盘261的长度(平行于方向298的维度)彼此并联连接。导电结构265和键合焊盘261可以由相同导电层形成(包括由相同导电层一体形成)，或它们可以是紧密电耦合的不同导电部件。在实施例中，第一导电结构265的长维度垂直于穿过管芯201和晶体管230的信号路径的方向，并且平行于延迟电路键合线262的方向。相反，键合焊盘261的长维度平行于穿过管芯201和晶体管230的信号路径的方向，并且垂直于延迟电路键合线262的方向。

末级峰化放大器fet250的漏极端251还包括暴露在管芯201的顶部表面的键合焊盘。根据实施例，漏极端251被唯一地配置成使得第二阵列或多个键合线290(称为“输出信号键合线”)能够彼此平行地耦合到漏极端251，从而输出信号键合线290在第一方向(例如，方向298)上延伸，并且进一步使延迟电路键合线262彼此平行地耦合到漏极端251，使得延迟电路键合线262在明显与第一方向成角度地偏离(例如，垂直于第一方向)的第二方向(例如，方向299)上延伸。例如，第一方向和第二方向可以是正交的(即，彼此偏移90度)，或者第一方向和第二方向可以成角度地偏移大于或小于90度的角度(例如，在约30度至约150度的范围内的角度)。在一个实施例中，如图2所示，输出信号键合线290的第一方向可以与穿过管芯201的信号路径的方向平行，更具体地说，与穿过末级峰化放大器fet250的信号路径的方向(例如，方向298)平行，并且延迟电路键合线262的第二方向可以与穿过管芯201的信号路径的方向垂直，更具体地说，与穿过末级峰化放大器fet250的信号路径的方向垂直。

为了使第一键合线和第二键合线290、262能够如上所述连接到漏极端251，漏极端251具有足够大的宽度(即，图2中的水平维度)和深度(即，图2中的竖直维度)，以使输出信号和延迟电路键合线290、262以相对于彼此正交的方式耦合到漏极端251。在图2所示的实施例中，漏极端251包括细长的第一键合焊盘266，第一键合焊盘266直接连接到末级峰化放大器fet250的漏极区，并且大到足以使多个输出信号键合线290能够沿着第一键合焊盘266的长度(平行于方向299的水平维度)彼此并联连接。漏极端251还包括细长的第二键合焊盘263，第二键合焊盘263足够大，以使多个延迟电路键合线262能够沿着第二键合焊盘263的长度(平行于方向298的竖直维度)彼此并联连接。键合焊盘263、266可以由相同的导电层形成(包括由相同的导电层一体形成)，或者它们可以是紧密电耦合的不同导电部件。在实施例中，第一键合焊盘266的长维度垂直于穿过管芯201和晶体管250的信号路径的方向，并且也垂直于输出信号键合线290的方向。相反，第二键合焊盘263的长维度平行于穿过管芯201和晶体管250信号路径的方向，并且垂直于延迟电路键合线262的方向。

因此，延迟电路键合线262的方向(即，方向299)垂直于(或正交于)穿过管芯201和晶体管250的信号路径的方向(即，方向298)，并且也垂直于输出信号键合线290的方向。在装置200的操作期间，相对于穿过管芯201和晶体管250的信号路径的方向以及输出信号键合线290的方向，在延迟电路键合线262的垂直(或以其它角度偏移的)定向上可以减少在穿过延迟电路键合线262传送的信号和穿过输出信号键合线290传送的信号之间电磁耦合，并且还可以减少在穿过延迟电路键合线262传送的信号和穿过晶体管250传送的信号之间的电磁耦合。

根据实施例，漏极端231、251的长度(水平维度)在约800微米至约1800微米的范围内，但漏极端231、251的长度也可以更小或更大。此外，键合焊盘261、263的长度(竖直维度)可以在约200微米至约400微米的范围内，但键合焊盘261、263的长度也可以更小或更大。如图2所示，键合焊盘261、263彼此并联布置，并且与漏极端231、251的左边缘对齐(并且与末级fet230、250的左边缘对齐)。在其它实施例中，键合焊盘261、263中的一个或两个可以沿着其相应的漏极端231、251的宽度(或更具体地，沿着漏极端231、251的部分265、266)定位于其它位置，而不是与漏极端231、251的左边缘对齐。另外，尽管两个键合焊盘261、263在远离其耦合的fet230、250的方向298上延伸，但在其它实施例中，键合焊盘261、263中的一个或两个可以在其它方向上(包括朝向fet输入端229、249)延伸。换句话说，尽管在图2中两个漏极端231、251(或“输出端”)被示出具有“l”形，但在其它实施例中，漏极端231、251可以具有其它合适的形状(例如，“t”形、三角形、锥形等)。

在一些实施例中，组合节点结构264和与末级峰化放大器fet250的漏极端251相关联的键合焊盘266是相同的导电结构。换句话说，组合节点结构264可以基本上对应于漏极端251(或更具体来说，对应于键合焊盘266)。实际上，可以用与末级峰化放大器fet250的漏极端251电耦合的导电结构来实施组合节点结构264。期望的是，漏极端251通过具有可忽略不计的相位延迟(即，尽可能接近于零度的相位延迟，例如10度或更小的相位延迟)的导电路径连接到组合节点结构264，并且在一些实施例中，漏极端251可以是组合节点结构264的一体形成部分。换句话说，在一些实施例中，末级峰化放大器末级fet250的漏极端251可以形成组合节点结构264的部分。

如上文所指示的，末级主放大器fet230的漏极端231通过相位延迟电路260电耦合到组合节点结构264。具体地说，相位延迟电路260包括fet230的漏极区(或fet230的漏极歧管)和导电结构265、导电结构265、键合焊盘261、延迟电路键合线262、键合焊盘263以及键合焊盘266之间的集成导电结构。相位延迟电路260向末级主放大器fet230的漏极区(或漏极歧管)和组合节点结构264之间传送的信号施加约90度的相位延迟。此外，相位延迟电路260在末级主放大器fet230和组合节点结构264之间施加阻抗反转。如前所述，在放大器220、240的输入处的主放大路径和峰化放大路径之间存在90度相位差，并且由相位延迟电路260施加的约90度的总体相位延迟使得放大的主信号和峰化信号能够在组合节点结构264处基本上同相(或相干地)组合。

fet230的漏极和组合节点结构264之间的串联耦合导电结构中的每一个都有助于相位延迟电路260施加的90度延迟。此外，末级主fet和峰化fet230、250的寄生漏极-源极电容影响由相位延迟电路260施加的总体相位延迟。根据实施例，选择键合线262的数量、长度和形状以实现相位/延迟/阻抗反相器电路260的90度总电长度。例如，根据一个实施例，对于穿过键合线262承载的rf信号，键合线262可以被配置成具有约30度至约80度的电长度(并且施加相位延迟)。90度电长度/相位延迟的其余部分由相位延迟电路260的其它导电组件提供，如受到末级主fet和峰化fet230、250的寄生漏极-源极电容的影响。应注意，尽管图2示出在漏极端231和251之间彼此并联连接的四个键合线262，但在替代性实施例中，但可以在漏极端231和251之间并联连接更少(例如，少至两个)或更多(例如，10个或更多个)个键合线。

根据实施例，相位延迟电路260在漏极端231和漏极端251之间具有clc(电容-电感-电容)拓扑。clc拓扑的第一(分流)电容包括主放大器末级fet230的漏极-源极电容cdsm。在一些实施例中，此第一(分流)电容可以使用由一个或多个额外分流电容器(例如，mim电容器，未示出)提供的额外电容来扩增，所述额外分流电容器在主放大器末级fet漏极端231和管芯接地参考(例如，导电层328，图3)之间与cdsm并联电耦合。期望的是，对于对称doherty放大器，选择额外分流电容器的电容，使得cdsm和额外分流电容器的组合电容近似等于末级峰化放大器fet250的漏极-源极电容cdsp。对于例如图2和3中所示的不对称doherty放大器，末级主放大器fet230的漏极-源极电容cdsm可以被设计成低于末级峰化放大器fet250的漏极-源极电容cdsp。在不对称doherty放大器实施例中，如果包括cdsm和额外分流电容器的组合电容，则应将其设计成使得末级主放大器fet230和末级峰化放大器fet250之间的传输路径(或“伪传输线”)在中心操作频率下提供约90度的相移。另外，如果包括cdsm和额外分流电容器的组合电容，则应将其设计成使得：

其中freq是中心操作频率(f0)，ld是主放大器末级fet230的漏极端231和末级峰化放大器fet250的漏极端251之间的导电路径的电感，cds是末级主放大器fet230和/或末级峰化放大器fet250的输出电容，而zc是末级主放大器fet230的漏极端231和末级峰化放大器fet250的漏极端251之间的伪传输线的特性阻抗。例如，在实施例中，cdsm和额外分流电容器的并联组合可以在约2.0千兆赫(ghz)的中心操作频率下具有在约3微微法拉(pf)至约10pf(例如，约5pf至约6pf)的范围内的组合电容值，但中心操作频率和/或组合电容也可能更低或更高。

相位延迟电路260的clc拓扑中的电感主要由延迟电路键合线262提供，其中电感的小组件也由键合焊盘261、263提供。延迟电路键合线262各自具有连接到键合焊盘261的第一端(第一端又通过漏极端231的部分265紧密电耦合末级主放大器fet漏极(或漏极歧管))，和连接到键合焊盘263的第二端。键合焊盘263电耦合到组合节点结构264(和/或耦合到漏极端251的部分266)。根据实施例，漏极垫部分265、键合焊盘261、键合线262、键合焊盘263和漏极垫部分266的串联组合在约2.0ghz的中心操作频率下具有在约0.8毫微亨利(nh)至约1.2nh的范围内的组合电感，但中心频率和/或组合电感也可能更低或更高。

最后，如下文所解释的，相位延迟电路260的clc拓扑中的第二(分流)电容大约等于末级峰化放大器fet250的漏极-源极电容cdsp减去由例如(分流电感器282、282'、282"的)分流电感补偿的cdsp的一部分。换句话说，第二分流电容可以表示为a×cdsp，其中a<1.0，并且(1.0-a)×cdsp等同于由(例如，分流电感器282、282'、282"的)补偿分流电感提供的负电容。在实施例中，cdsp电容在约2.0ghz的中心操作频率下具有在约5pf至约10pf(例如，约7pf至约8pf)的范围内的电容值，但中心频率和/或电容也可能更低或更高。

总之，漏极端231和漏极端251(或组合节点264)之间的90度相位差由具有clc拓扑的相位延迟电路260提供，其中所述拓扑包括(例如，由cdsm且可能由额外分流电容器提供的)第一分流电容、(例如，由漏极垫部分265、键合焊盘261、延迟电路键合线262、键合焊盘263以及漏极垫部分266提供的)串联电感电路，以及(例如，如下所述，当包括补偿分流电感时，由a×cdsp提供的，其中a<1.0)第二分流电容。

如前所述，通过主放大路径和峰化放大路径放大的rf信号在组合节点264处基本上同相组合，以产生放大的输出rf信号。在实施例中，组合节点264通过多个输出信号键合线290(例如，电感190，图1)电连接到输出引线294(例如，输出节点194，图1)。因此，通过键合线290将放大的输出rf信号从组合节点264传送到输出引线294。根据实施例，输出信号键合线290被配置成具有相对低的电感，例如电感值在约20皮亨(ph)至约70ph(例如，约60ph)的范围内的电感值，但电感值也可以更小或更大。期望的是，键合线290被设计成使得键合线290的电感值尽可能低。

根据实施例，在实施例中，分流-l电路280(例如，分流-l电路180，图1)耦合在末级峰化放大器漏极端251(或组合节点264)和管芯接地参考(例如，导电层328，图3)之间。如先前所提及的，分流-l电路280被配置成补偿(例如，谐振)在末级峰化放大器fet250的漏极端251处的漏极-源极电容。在实施例中，分流-l电路280包括串联耦合在末级峰化放大器fet250的漏极端251和接地基准之间的分流电感(例如，电感182，图1)和分流电容(例如，电容184，图1)。分流电容被配置成提供用于极低频率信号能量(例如，接近dc信号能量)的到接地的低阻抗路径，以及在放大器200的操作频带下提供用于信号能量的到接地的高阻抗路径。在替代性实施例中，分流-l电路可以耦合在末级主放大器漏极端231和管芯接地参考之间，或者分流-l电路可以耦合在两个漏极端231、251和管芯接地参考之间。

根据实施例，由与一个或多个以体形成的电感器282'、282"串联耦合的一个或多个键合线282的集合来实施分流-l电路280的分流电感。表示第一集成电感的键合线282各自具有连接到漏极端251的键合焊盘266的第一端(对应于或紧密电耦合到组合节点264)和连接到键合焊盘283的第二端(以下称为“电感器间节点”)，其中两个键合焊盘266、283都与管芯201的顶部表面一体成形并暴露在顶部表面上。本质上，键合线282的集合可以被视为电感，其中键合线282的第一端对应于电感的第一端，并且键合线282的第二端对应于电感的第二端。在替代性实施例中，多于或少于两个键合线可用于实施第一电感。在另外其它替代性实施例中，可以将键合线282的集合替换成一个或多个分立电感器，分立电感器的第一端和第二端连接到暴露在管芯201的顶部表面上的不同键合焊盘。

共同表示第二电感的集成电感器282'、282"平行耦合在电感间节点283和第二导电节点285之间，在一个实施例中，第二导电节点可以是rf冷点节点。更具体地说，集成电感器282'、282"中的每一个包括由管芯201的构建结构的一个或多个层的部分形成的一体形成的螺旋电感器(例如，构建层312，图3)，其中每个螺旋电感器的第一端(或端部)耦合到电感器间节点283，并且每个螺旋电感器的第二端(或端部)耦合到节点285。在替代性实施例中，可以将两个平行耦合的集成电感器282'、282"替换为单个集成电感器、具有多于两个平行耦合的集成电感器或耦合到管芯201的顶部表面的一个或多个分立电感器。

如本文中所使用，放大器200、300的“操作频带(bandofoperation)”或“操作频带(operationalband)”是指由下限和上限-3db截止频率限定的频率范围。根据实施例，分流-l电路的分流电感具有被选择的电感值，使得末级峰化放大器fet250的分流电感和漏极-源极电容cdsp在低于放大器200的操作频带的频率下谐振。例如，分流电感和cdsp可以在放大器200的操作频带以下至少300兆赫(mhz)的频率下谐振(例如，分流电感和cdsp的谐振频率可以是操作频带以下300-500兆赫，但谐振频率也可以更高或更低)。作为具体的非限制性例子，当放大器200的中心操作频率f0为2.0ghz并且在1.8hz的下限截止频率和2.2ghz的上限截止频率之间具有400mhz的宽操作频带时，分流电感和cdsp的谐振频率可以低于下限截止频率300-500mhz或更多(例如，谐振频率可以在1.3ghz和1.5ghz之间，但谐振频率也可以更低或更高)。在其它实施例中，中心操作频率可以小于或大于2.0ghz，并且操作频带可以更窄或更宽，因此，可以选择分流电感值以在低于对应操作频带的不同频率下与cdsp进行谐振。

通过减小末级主放大器晶体管和峰化放大器晶体管230、250的有效漏极-源极电容之间的差，分流-l电路的分流电感基本上改善了组合节点结构264的质量(例如，在中心操作频率下改善zopt和zmod)。更具体地说，因为放大器200是不对称doherty放大器，所以末级峰化放大器晶体管250的漏极-源极电容cdsp大于末级主放大器晶体管230的漏极-源极电容cdsm。例如，当主峰大小比率约为1:2时，末级峰化放大器晶体管250的漏极-源极电容可以比末级主放大器晶体管230的漏极-源极电容(cdsm)大约50-80％(例如，对于1:2的不对称比率，cdsm约是3.7pf，并且cdsp约是4.9pf)。分流-l电路的分流电感被配置成减小末级主放大器fet250的漏极-源极电容cdsm和末级峰化放大器fet230的有效漏极-源极电容之间的差，并且在一些实施例中，分流电感被配置成使末级峰化放大器fet250的有效漏极-源极电容大约等于末级主放大器fet230的漏极-源极电容(或者，如果另一分流电感紧密电耦合到末级主放大器fet的漏极，则等于末级主放大器fet的有效电容)。

使用分流-l电路280谐振出末级峰化放大器晶体管250的漏极-源极电容中的至少一些，基本上使主末级放大器晶体管和峰化末级放大器晶体管230、250的有效漏极-源极电容相等(或显著减小两者之间的差)，这样改善了组合节点结构264的质量。换句话说，选择由键合线282和电感器282'、282"的串联耦合布置提供的总分流电感，以谐振出末级峰化放大器晶体管250的漏极-源极电容中的至少一些。例如，在上述不对称比率为1:2、cdsm约为3.7pf、cdsp约为4.9pf的放大器200的上述例子中，具有约5nh的总分流电感的分流-l电路280可以将末级峰化放大器晶体管250的有效漏极-源极电容(即，由分流电感改变的漏极-源极电容)从4.9pf减小到大约3.7pf(即，基本上等于末级主放大器晶体管230的漏极-源极电容的值)。

影响总分流电感的选择的因素包括，例如主放大器晶体管230和峰化放大器晶体管250之间的不对称比率(以及由此引起的，晶体管230、250之间的漏极-源极电容的差)、放大器200的功率电平以及放大器200的中心操作频率。一般来说，随着不对称性比率、中心操作频率和/或功率电平增大，所选择的总分流电感减小，并且相反地随着不对称性比率、中心操作频率和/或功率电平减小，所选择的总分流电感增大。例如，对于具有1：2不对称比率和约2ghz的中心频率f0的30瓦放大器200，由键合线282和电感器282'、282"的串联耦合布置提供的总分流电感可以在约1nh至约10nh的范围内(例如，约5nh)，但总分流电感也可以更低或更高。如果中心操作频率增大到4ghz，则所选择的总分流电感可以减小到2ghz放大器的值的约一半。可替换的是，如果在所有其它条件相同的情况下功率电平减小到15瓦，则对于2ghz放大器，所选择的总分流电感可能会大致加倍。

根据实施例，分流-l电路280的总分流电感的一部分由键合线282提供，而总分流电感的另一部分由集成电感器282'、282"提供。在一些实施例中，由键合线282提供的总分流电感的一部分可以在分流-l电路280的总分流电感的约20％至约80％之间。例如，对于中心操作频率约为2ghz的放大器200，由键合线282提供的第一电感可以具有在约0.5nh至约9.5nh的范围内的电感值，并且由平行耦合的集成电感器282'、282"提供的第二电感可以在约0.5nh至约9.5nh的范围内。尽管上文提供了具体的示例范围和值，但在其它实施例中，元件282、282'、282"中的任何一个的电感值和/或所有元件282、282'、282"的总电感值可以小于或大于上文给定的范围。

在实施例中，使用一体形成的电容器284实施分流-l电路280的分流电容。在实施例中，电容器284具有电耦合到节点285的第一端(或板)，以及电耦合到管芯接地参考(例如，导电层328，图3)的第二端(或板)。根据实施例，例如，电容器284可以包括形成于管芯201的构建层(例如，层312，图3)内的一个或多个mim电容器。可替换的是，电容器284可以在基础半导体基板(例如，基板310，图3)内与由电介质材料间隔开的垂直和/或水平导电层(例如，多晶硅)一体形成。在另外其它实施例中，电容器284可以是耦合到管芯201的表面的分立电容器。在另外其它替代性实施例中，节点285可以耦合到键合焊盘，电容器284可以是连接到除管芯201之外的基板的“管芯外”电容器，并且键合线可以用于将键合焊盘(或节点285)电耦合到管芯外电容器284。无论哪种方式，根据实施例，电容器284的电容值在约500pf至约2000pf的范围内，但电容器284的电容值也可以更低或更高。

尽管图2中所示的分流-l电路280的实施例包括串联耦合电路，串联耦合电路以特定串联顺序包括特定组件(即，键合线282、集成电感器282'、282"和集成电容器284)，但是其它实施例可以包括分流-l电路280的不同实施方案，包括组件的不同串联布置、不同物理类型的组件、额外组件或较少组件。借助于非限制性例子，不同串联布置可以包括一个或多个集成电感器(例如，电感器282'和/或282")，其具有直接电连接到漏极端251的第一端，以及耦合到电感器间的键合焊盘(例如，键合焊盘283)的第二端，并且另外可以包括键合线(例如，键合线282)，其具有耦合到电感器间的键合焊盘的第一端，以及耦合到节点285的第二端。分流-l电路280的另外其它实施例可以仅包括键合线或仅包括集成电感器。另外，分流-l电路280的电感的物理组件可以包括从一个或多个一体形成的电感器、一个或多个键合线集合和/或一个或多个分立电感器中选择的电感组件的任何组合，并且，可以使用任何串联和/或并联布置来互连分流l电路280的电感组件，以获得用于分流-l电路280的分流电感的期望总电感值。类似地，分流-l电路的电容的物理组件可以包括从一个或多个一体形成的电容器和/或一个或多个分立电容器中选择的电容组件的任何组合，并且可以使用任何串联和/或并联布置来互连分流-l电路280的电容组件，以获得用于分流-l电路280的分流电容的期望总电容值。

如先前所指示，doherty放大器管芯200的实施例还可以包括耦合在组合节点结构264和接地参考之间的一个或多个视频带宽(vbw)电路286(例如，vbw电路186，图1)。在图2所示的实施例中，vbw电路286电耦合到分流-l电路280中的节点285。根据实施例，并且如上文vbw电路286所示的电路示意图所指示，vbw电路286可以包括串联电路，串联电路包括多个组件，更具体地说，串联电路包括以任意顺序串联耦合在节点285和接地参考(例如，层328，图3)之间的电阻器(或电阻)、电感器(或电感)和电容器(或电容)。在其它实施例中，一个或多个vbw电路286可以耦合到一个或多个不同节点(例如，耦合到漏极端231、251、耦合到栅极端225、245或其它地方)。多个vbw电路也可以沿着每个放大路径的多个点耦合。

在一些实施例中，vbw电路286的组件中的一些或全部可以与管芯201一体形成，和/或vbw电路286的组件中的一些或全部可以是连接到管芯201的顶部表面的分立组件。可替换的是，vbw电路286的组件中的仅一些(例如，电阻器和/或电感器)可以与管芯201一体形成或连接到管芯201，而其它组件(例如，电容器)可以在芯片外实施并通过导电连接件(例如，键合线)电连接。在其它实施例中，基本上所有的vbw电路可以在芯片外实施(即，vbw电路286的全部或部分可以配备有不与管芯201集成的电路系统)。例如，在替代性实施例中，节点285可以(例如，如图所示，通过键合线)电连接到引线287，并且可以通过耦合到引线287的外部电路系统实施vbw电路286的全部或部分(即，vbw电路的电阻、电感和/或电容中的至少一个)。

根据实施例，通过电阻器-分压器栅极偏置电路270、270'(例如，电阻器-分压器栅极偏置电路170、170'，图1)提供用于fet226、230、246、250中的每一个的栅极偏置电压。如先前所指示，为了doherty放大器管芯200的适当操作，主放大器220被偏置以在ab类模式下操作，并且峰化放大器240通常被偏置以在c类模式下操作。因为主放大器220与峰化放大器240以不同方式偏置，所以主放大器电阻器-分压器栅极偏置电路270不同于(并且不电连接到)峰化放大器电阻器-分压器栅极偏置电路270'。

在所示的实施例中，主放大器电阻器-分压器栅偏置电路270包括偏置输入端271、电阻器273、274和rf隔离电路275、276。类似地，峰化放大器电阻器-分压器栅偏置电路270'包括偏置输入端271'、电阻器273'、274'和rf隔离电路275'、276'。

端子271和271'各自可以包括导电键合焊盘，导电键合焊盘暴露在管芯201的顶部表面，并且被配置成附接一个或多个键合线。输入端271、271'使得能够通过第一偏置引线216(例如，引线416，图4)供应主放大器栅极偏置电压，并且能够通过第二偏置引线217(例如，引线417，图4)供应峰化放大器栅极偏置电压。

电阻器273、274或273'、274'串联电连接在输入端271、271'和接地参考之间。第一电阻器273、273'具有电耦合到输入端子271、271'和前置放大器fet226、246的栅极端225、245的第一端。输入端271、271'和电阻器273、273'之间的节点电连接到前置放大器fet226、246的栅极端225、245，并且中间节点(电阻器273/273'、274/274'之间)电连接到末级放大器fet230、250的栅极端229、249。选择电阻器273、273'、274、274'的电阻值，以将在输入端271、271'(或在栅极端225、245)处供应的主前置放大器栅极偏置dc电压或峰化前置放大器栅极偏置dc电压划分成几份，以便在栅极端229、249处提供期望的dc偏置电压。例如，电阻器273/273'、274/274'可能具有在约500欧姆至约10，000欧姆范围内的相等或不相等的电阻值，但电阻器273/273'、274/274'也可能具有更低或更高的电阻值。

为了确保大量的rf功率不会损耗到偏置电路270、270'上，主放大器和峰化放大器220、240通过rf隔离电路275/275'、276/276'与偏置电路270、270'去耦合(或隔离)。更具体地说，rf隔离电路275、275'电耦合在偏置输入端271、271'和栅极端225、245之间，并且rf隔离电路276、276'电耦合在电阻器273、273'和栅极端229、249之间。根据实施例，每个rf隔离电路275、275'、276、276'包括等效于四分之一波长(λ/4)传输线的集成集总元件，以及在放大器200的中心操作频率f0下谐振的电抗组件。理想地，使用此配置，偏置电路270、270'在接近中心操作频率的频率下模拟无限阻抗，从而在那些频率下隔离偏置电路270、270'。

除了栅极偏置电路270、270'之外，doherty放大器管芯200也可以包括一个或多个漏极偏置电路277。根据实施例，漏极偏置电路277包括偏置输入端278和rf隔离电路279、279'。再次，偏置输入端278可以包括暴露在管芯201的顶部表面处的导电键合焊盘，并且导电键合焊盘被配置成用于附接一个或多个键合线。输入端278允许通过第三偏置引线218(例如，引线418，图4)供应漏极偏置电压。

在实施例中，输入端278电连接到前置放大器fet226、246中的每一个的漏极端227、247，以将相同的dc漏极偏置电压供应到每个fet226、246。再次，为了确保大量的rf功率不会损耗到偏置电路277上，主放大器220和峰化放大器240通过rf隔离电路279、279'与偏置电路277去耦合(或隔离)。更具体地说，每个rf隔离电路279、279'电耦合在输入端278和前置放大器fet226、246的漏极端227、247之间。每个rf隔离电路279、279'可以包括等效于四分之一波长(λ/4)传输线的集总元件，以及在中心操作频率f0下谐振的电抗组件。应注意，在实施例中，可以通过一个或多个装置输出引线(例如，输出引线294、494，图2、4)以及装置输出引线和组合结构264之间的连接(例如，输出信号键合线290)将漏极偏置电压供应到末级放大器fet230、250。

doherty功率放大器管芯200，并且更具体地说，管芯201，可以以多种方式封装和/或并入到更大的电气系统中。例如，可以将doherty放大器管芯201封装在包覆模制的或气腔功率装置封装(例如，封装404，图4)内。可替换的是，doherty放大器管芯201可以封装在表面安装型封装中，例如，无引线封装(例如，双边扁平无引线(dfn)或方形扁平无引线(qfn)封装)。在另外其它实施例中，doherty管芯201可以直接安装到模块或pcb基板表面。

作为实例，图4是根据示例实施例的doherty放大器装置400的俯视图，所述doherty放大器装置400包括封装于大功率分立装置封装404中的doherty放大器管芯401(例如，管芯201，图2)。管芯401包括以下集成电路系统：主放大器(例如，主放大器220，图2)、峰化放大器(例如，峰化放大器240，图2)、相位延迟电路(例如，相位延迟电路260，图2)、组合节点结构(例如，组合节点结构264，图2)以及分流-l电路(例如，分流-l电路280，图2)。在一些实施例中，管芯401还可以包括集成的信号分配器(例如，信号分配器204，图2)和/或vbw电路(例如，vbw电路286，图2)，而在其它实施例中，信号分配器和/或vbw电路可以在管芯外和/或在装置400外部实施。

封装404包括多个导电输入信号和偏置引线414、416、417、418(例如，引线214、216、217、218，图2)和至少一个输出引线494(例如，引线294，图2)。在一些实施例中，封装404还可以包括一个或多个额外偏置或其它引线。例如，封装404可以包括vbw引线487(例如，引线287，图2)，其促进了管芯401与安装到pcb或其它基板(图中未示)上的vbw电路的一个或多个组件的电连接，其中封装404安装在pcb或其它基板上。输入信号和偏置引线414、416、417、418定位在封装404的输入侧，并且至少一个输出引线494和vbw引线487(如果包括)定位在封装404的输出侧。在实施例中，doherty放大器管芯401的输入侧(例如，输入侧210，图2)接近并且平行于装置封装404的输入侧。

根据实施例，封装404包括封装基板，例如导电凸缘430，doherty放大器管芯401以物理方式和电气方式(例如，使用导电环氧树脂、焊料、钎焊、烧结或其它导电连接方法)连接到所述封装基板。最后，封装404包括非导电结构特征或材料，例如模制化合物和/或其它绝缘材料，所述非导电结构特征或材料使引线414、416、417、418、487、494和凸缘430相对于彼此固持在固定定向中。

导电连接，例如导电键合线，将管芯401上的输入信号和偏置电压键合焊盘(或端)电连接到封装404的输入侧上的导电引线414、416、417、418。例如，一个或多个第一键合线419可以将输入rf信号引线414电连接到对应于输入端(例如，输入端202，图2)的第一键合焊盘，并且输入rf信号引线414可用于将输入rf信号传送到doherty放大器管芯401。在信号分配器(例如，分配器204，图2)未在管芯401中实施的替代性实施例中，可以使用单独的引线向管芯401上的两个键合焊盘提供主rf信号和峰化rf信号，其中第一键合焊盘对应于主放大器的输入端，第二键合焊盘对应于峰化放大器的输入端。如先前结合图2所论述的，doherty放大器管芯401上的偏置电路(例如，偏置电路270、270'、277，图2)可以通过额外的键合线(未编号)电连接到偏置引线416-418(例如，偏置引线216-218，图2)。根据实施例，doherty放大器管芯401的输出(并且更具体地说，组合节点结构264，图2)通过多个键合线(例如，键合线290，图2)电连接到输出引线494。

在一些实施例中，引线414、416-518、487、494和凸缘430可以形成引线框架的部分。为了在装置制造期间完成包覆模制的封装，在进行附接管芯401以及引线和管芯401之间的键合线互连之后，管芯401、引线414、416-418、487、494的内端、键合线以及凸缘430的上表面和侧表面可以用非导电(例如，塑料)模制化合物440、442(仅在图4中部分示出以避免遮蔽装置400的内部组件)来封装。模制化合物440、442限定了引线414、416-418、487、494从装置400突出的外围，并且还限定了装置400的顶部表面。装置400的底部表面由模制化合物440部分地限定，并且由凸缘430的底部表面部分地限定。因此，当适当地耦合到系统基板(例如，pcb501，图5)时，凸缘430可用以(例如，通过底部导电层328，图3)将接地参考传送到管芯401，并且还可以充当装置400的散热器。

在类似但不同的实施例中，可以用无引线封装的连接垫替换具有图4所示配置的引线414、416-418、487、494。凸缘430和连接垫可以再次形成管芯401和键合线附接到的引线框架，并且组合件可以再次通过非导电模制化合物来封装，以形成无引线、表面安装装置(例如，dfn或qfn装置)。

在其它实施例中，封装404可以是气腔封装。在此类实施例中，凸缘430可以具有较大的外围，其等于或大约等于装置400的外围。具有框架形状的非导电绝缘体(例如，陶瓷、塑料或另一材料)可以附接到凸缘的顶部表面，引线414、416-418、487、494可以放置在非导电绝缘体上方，键合线被附接，并且盖(未示出)放置在框架开口上方以将装置400的内部组件包覆在气腔中。

尽管图4示出了包括单个doherty放大器管芯401和相应引线的doherty放大器装置400，但doherty放大器装置的其它实施例可以包括并排放置的多个doherty放大器管芯(例如，管芯201、401的多个实例)，其中且对应的引线组与每个管芯相关联。使用此类装置，例如，可以使用3-db耦合器或其它装置(例如，在耦合doherty放大器装置的pcb上)来组合来自多个doherty放大器管芯的输出rf信号。

最终，doherty放大器装置400并入到更大的电力系统(例如，在蜂窝基站中的电力传输器线路)中。例如，如图5所示，可以通过将doherty放大器装置520耦合到例如单层或多层pcb501之类的系统基板来将doherty放大器装置520(例如，装置400，图4)并入放大器系统500中。在实施例中，doherty放大器装置520包括多个输入侧引线510和输出引线594(例如，引线294、494，图2、4)，它们被配置成在pcb501的导电部件和包封在装置520内的管芯(例如，管芯201，图2)之间传送偏置电压和rf信号。

在实施例中，pcb501可以是单层或多层pcb，并且多个元件耦合到pcb501。根据实施例，导电硬币502(或其它特征)嵌入于pcb501内，并且导电硬币502的顶部表面和底部表面分别暴露于pcb501的顶部表面和底部表面。doherty放大器装置520(例如，装置400，图4)连接到导电硬币502。更具体地说，doherty放大器装置520的底部表面(例如，凸缘430的底部，图4)可以以物理方式和电气方式连接到导电硬币502的顶部表面。导电硬币502又可以电连接到系统接地，并且硬币502的底部表面可以以物理方式连接到系统散热器。因此，导电硬币502可以充当接地参考和放大器系统500的散热器。

在典型配置中，放大器系统500包括耦合到pcb501的输入rf连接器503和输出rf连接器504，它们分别被配置成从rf信号源接收输入rf信号，并产生用于传输到负载(例如，负载196，图1，其可以是耦合到连接器504的蜂窝天线)的放大的输出rf信号。

pcb501包括电耦合在输入和输出rf连接器503、504和doherty放大器装置520之间的多个导电路径505、506、507、540。额外的导电路径516、517、518、542可以用于将dc栅极和漏极偏置电压从偏置电压连接器550、551、552传送到装置520。例如，导电路径和特征505-507、516-518、540、542可以由pcb501的顶部导电层、底部导电层和/或内部导电层(如果包括)的图案化部分形成。

在所示实施例中，信号分配器530(例如，信号分配器204，图2)没有在装置520内集成，而是被实施为耦合到pcb501的单独组件。更具体地说，第一导电路径505将输入rf连接器503电连接到信号分配器530的输入，信号分配器530被配置成将通过路径505传送的输入rf信号拆分成第一rf信号和第二rf信号(例如，对应于主输入rf信号和峰化输入rf信号)。在信号分配器530的两个输出处产生第一rf信号和第二rf信号，并且信号分别穿过第二和第三导电路径506、507传送到doherty放大器装置520的第一rf输入引线和第二rf输入引线514、515。根据实施例，信号分配器530产生第一rf信号和第二rf信号，使得它们具有约90度的相位差。在其它实施例中，可以由不同于信号分配器530的电路系统施加相位差。

如前一段所指示，所示实施例中的doherty放大器装置520对应于包括doherty放大器管芯的装置，doherty放大器管芯不包括集成信号分配器(例如，分配器204，图2)。替代地，在所示的实施例中，信号分配器530用于将输入rf信号拆分成第一rf信号和第二rf信号(例如，主rf信号和峰化rf信号)。在替代性实施例中，doherty放大器装置520可以包括doherty放大器管芯(例如，doherty管芯201，图2)，doherty放大器管芯确实包括集成的信号分配器(例如，分配器204，图2)，在这种情况下，可以从系统500中排除信号分配器530，并且输入rf连接器503可以直接连接到穿过导电路径的单个输入引线(例如，引线214、514)。

如上文所详细论述的，doherty放大器装置520内的doherty放大器管芯(例如，管芯201、401，图2、4)放大输入rf信号，以在输出引线594(例如，引线294、494，图2、4)处产生放大的输出rf信号。pcb501上的额外导电路径540将doherty放大器装置520的输出rf信号引线594电连接到输出rf连接器504。因此，在系统500的操作期间，由doherty放大器装置520产生的放大的rf信号通过导电路径540传送到输出rf连接器504。

如前所述，doherty放大器管芯(例如，管芯201、401，图2、4)可以包括也可以不包括集成的vbw电路(例如，vbw电路286，图2)。在图5所示的实施例中，doherty放大器装置520内的doherty放大器管芯不包括集成的vbw电路。相反，doherty放大器装置520包括vbw引线587(例如，vbw引线287、487，图2、4)和在pcb501上实施的vbw电路586。例如，vbw电路586可以包括在vbw引线587和接地参考之间串联耦合的电阻器、电感器和电容器。

图6是根据示例实施例的制造多路径放大器的方法的流程图，且更具体地说，是制造doherty功率放大器管芯(例如，doherty放大器管芯201、401，图2、4)、封装的doherty放大器装置(例如，装置400，图4)以及doherty放大器系统(例如，系统500，图5)的方法的流程图。在框602中，方法可以通过形成放大器管芯(例如，管芯201、401，图2、4)而开始，所述方法包括一体形成一个或多个主放大器晶体管(例如，主放大器220，图2)与半导体管芯，以及一体形成一个或多个峰化放大器晶体管(例如，峰化放大器240，图2)与半导体管芯。主放大器晶体管和峰化放大器晶体管的输出端可以形成为具有如上文结合图2描述的配置。峰化放大器的输出端对应于集成的组合节点结构或电耦合到集成的组合节点结构(例如，组合节点结构264，图2)。此外，形成放大器管芯可以包括一体形成或集成功率分配器(例如，分配器204，图2)、匹配网络(例如，imn222、242；ismn228、248，图2)、偏置电路(例如，偏置电路270、270'、277，图2)、集成分流-l电路(例如，分流-l电路280，图2)、vbw电路(例如，vbw电路286，图2)和/或其它集成组件。在替代性实施例中，可以在与放大器管芯不同的基板上实施上一句中的一些电路和组件。

在框604中，通过在主末级放大器晶体管和峰化末级放大器晶体管的输出端之间形成集成相位延迟电路(例如，相位延迟电路260，图2)来完成doherty放大器管芯(例如，doherty放大器管芯201、401，图2、4)，形成集成相位延迟电路包括耦合主末级放大器晶体管和峰化末级放大器晶体管的输出端之间的键合线(例如，键合线262，图2)。键合线在与穿过峰化末级放大器晶体管的信号路径的方向成角度地偏移(例如，偏移30度至150度，包括垂直于信号路径的方向)的方向上延伸。此外，其它分立组件可以耦合到管芯的顶部表面。

然后，在框606中，可以封装doherty放大器管芯(例如，doherty放大器管芯201、401，图2、4)。如先前所提及，doherty放大器管芯可以封装于包覆模制的或气腔封装中。可替换的是，doherty放大器管芯可以作为裸露的管芯附接到系统基板(例如，模块或pcb基板)。当封装于包覆模制的封装(例如，封装404，图4)中时，doherty放大器管芯可以连接到引线框架的导电凸缘，键合线可以耦合在引线框架的输入、输出以及偏置引线和doherty放大器管芯的适当键合焊盘之间，并且凸缘、引线和doherty放大器管芯可以封装于模制化合物中。当封装于气腔封装中时，绝缘体框架可以附接到导电凸缘的顶部表面，doherty放大器管芯可以连接到框架开口中的凸缘的顶部表面，输入、输出和偏置引线可以连接到绝缘体框架的顶部表面，键合线可以耦合在输入、输出以及偏置引线和doherty放大器管芯的适当键合焊盘之间，并且盖可以施加在凸缘、绝缘体框架、引线、键合线和doherty放大器管芯上方以将doherty放大器管芯包覆在气腔中。

在框608中，可以通过将doherty放大器装置(例如，装置400，图4)(或在一些实施例中，裸露的管芯)附接到系统基板，例如pcb(例如，pcb501，图5)来完成放大器系统(例如，系统500，图5)。更具体地说，doherty放大器装置的底部表面可以连接到导电硬币(例如，硬币502，图5)以向装置提供接地参考和散热器，并且装置的输入、输出和偏置引线可以连接到系统基板的对应导电路径(例如，路径505-507、516-518、540，图5)。

根据实施例，在框610中，可以将额外组件(例如，分配器530和/或vbw电路586，图5)耦合到系统基板(例如，pcb501，图5)以完成放大器系统。然后可以结束所述方法。

一种多路径放大器(例如，doherty放大器)包括分别具有第一输出端和第二输出端的第一晶体管和第二晶体管(例如，主晶体管和峰化晶体管)，所有这些晶体管都与半导体管芯一体形成。穿过第二晶体管的信号路径在从第二晶体管的控制端到第二输出端的方向上延伸，其中第二输出端对应于组合节点或紧密电耦合到组合节点。放大器还包括集成相位延迟电路，所述集成相位延迟电路被配置成向第一输出端和第二输出端之间承载的信号施加总体相位延迟(例如，90度)。集成相位延迟电路包括耦合在第一输出端和第二输出端之间的延迟电路键合线，并且延迟电路键合线在与第二方向成角度地偏移(例如，垂直于第二方向)的第三方向上延伸。

本文中包含的各图中示出的连接线意在表示各种元件之间的示例性功能关系和/或物理耦合。应注意，主题的实施例中可存在许多替换性或额外的功能关系或物理连接。此外，本文中还可以仅出于参考的目的使用某些术语，并且因此这些术语并不旨在具有限制性，并且除非上下文清楚地指示，否则指代结构的术语“第一”、“第二”和其它此类数值术语并不暗示顺序或次序。

如本文中所使用，“节点”意味着任何内部或外部参考点、连接点、接合点、信号线、导电元件等等，在“节点”处存在给定信号、逻辑电平、电压、数据模式、电流或量。此外，两个或更多个节点可以通过一个物理元件实现(并且尽管在公共节点处接收或输出，但是仍然可以对两个或更多个信号进行多路复用、调制或者以其它方式区分)。

以上描述是指元件或节点或特征“连接”或“耦合”在一起。如本文中所使用，除非以其它方式明确地陈述，否则“连接”意味着一个元件直接接合到另一元件(或直接与另一元件连通)，而不一定以机械方式接合。同样,除非以其它方式明确地陈述,否则“耦合”意指一个元件直接或间接接合到另一个元件(或直接或间接以电学或其它方式与另一个元件连通)，而不一定以机械方式接合。因此，虽然图中示出的示意图描绘元件的一个示例性布置，但是所描绘主题的实施例中可以存在另外的介入元件、装置、特征或组件。

如本文中所使用，词语“示例性”和“例子”意味着“充当例子、实例或说明”。本文中描述为示例性或例子的任何实施方案未必应被解释为比其它实施方案优选或有利。此外，不希望受到前述技术领域、背景技术或具体实施方式中呈现的任何所表达或暗示的理论的束缚。

尽管先前详细描述中已呈现至少一个示例性实施例，但应了解，存在大量变化。还应了解，本文中所描述的一个或多个示例性实施例并不意图以任何方式限制所要求主题的范围、适用性或配置。实际上，以上具体实施方式将向本领域的技术人员提供用于实施所描述的一个或多个实施例的方便的指南。应理解，可以在不脱离权利要求书所限定的范围的情况下对元件的功能和布置作出各种改变，权利要求书所限定的范围包括在提交本专利申请时的已知等效物和可预见的等效物。