一种游程解码数字电路的制作方法

本发明涉及数字电路设计领域，特别涉及一种游程解码数字电路。

背景技术：

游程编码是一种常见的压缩算法，其基本思想是将重复且连续出现多次的字符使用{连续出现次数，某个字符}的格式来描述，在游程编码过程中，一共包括两种数据，一种是原数据(也可以称为待压缩或者待编码的数据)，一种是压缩后的数据(或者称为编码后的数据)。在本说明书中，图片流数据、解码后的数据、未编码的数据、普通格式的数据以及类似描述，都是指原数据；游程编码格式的数据、压缩数据以及类似描述，都是指压缩后的数据；从原数据得到压缩后的数据的过程，被称为游程编码；从压缩后的数据得到原数据的过程，被称为游程解码。本发明所提供的一种游程解码数字电路，是指将压缩后的数据解码为原始的图片流数据的电路。

游程编解码是实现osd(画中画)功能的加载叠加图或字符的一种解决方案，实现osd功能包括如下五个步骤：1.获得游程编码格式的叠图数据；2.获得普通格式的待叠图数据；3.对游程编码格式的叠图数据进行解码，得到解码后的叠图数据；4.将普通格式的叠图数据叠加于普通格式的待叠图数据之上，得到组合后的图片流数据；5.输出组合后的图片流数据。

现有技术中，采用通过mcu(microcontrollerunit，微控制单元或者微控制器)实现上述过程。具体实现为通过mcu对存放在外部存储器或内部缓存中的叠图编码信息和待叠图数据进行存取(即上述的步骤1和2)，然后通过软件方式对叠图编码信息进行解码并将解码后的叠图数据与待叠图数据进行组合，完成osd叠图功能(即上述的步骤3和4)完成后再将叠图结果写回数据存储器中(即上述的步骤5)。

通过mcu进行解码存在以下问题：由于数据的读取、解码以及叠加过程完全基于mcu来完成，因此读编码和解码速度均受mcu性能限制，在较低性能mcu上可能存在osd叠图帧率较低情况。图1是mcu解码导致叠图出错的示意图。图1显示，普通的解码电路所输出图片流数据最终参与生成的yuv格式的图片流数据中，出现了多个错误数据，影响了最终的叠图效果。

综上，在现有技术中，通过软件方式实现osd功能的电路，对mcu性能要求高，并容易出现帧率低、无法实时输出图片流数据、以及实时输出图片流数据时容易出现延迟、断点或错误的问题。

技术实现要素：

本发明的目的在于提供一种游程解码数字电路，以解决现有技术中，通过软件方式实现osd功能的电路，对mcu性能要求高，并容易出现帧率低、无法实时输出图片流数据、以及实时输出图片流数据时容易出现延迟、断点或错误的问题。

为了解决上述技术问题，本发明提供了一种游程解码数字电路，所述游程解码数字电路包括状态机单元，所述状态机单元根据压缩数据的分类信息切换运行状态，所述游程解码数字电路以所述运行状态为依据决定下一条所述压缩数据的读取时机；所述压缩数据为游程压缩格式的图片流数据。

可选的，所述游程解码数字电路包括解码单元，所述解码单元用于得到所述压缩数据的所述分类信息，并将所述分类信息发送给所述状态机单元；所述解码单元还用于将所述压缩数据解码。

可选的，所述分类信息包括所述压缩数据的压缩类型、所述压缩数据的自身的长度以及解码后的数据的长度。

可选的，所述运行状态包括准备状态和工作状态，所述工作状态包括核心状态，当所述压缩数据的压缩类型为不压缩，自身的长度为1个字节，且解码后的数据的长度为1个字节时，所述运行状态切换至所述核心状态。

可选的，所述状态机单元在当前的所述压缩数据的解码过程结束后，若判断所述游程解码数字电路需继续工作，则将所述运行状态切换至所述核心状态。

可选的，所述工作状态还包括第一状态组，所述第一状态组包括至少一个所述工作状态；当所述压缩数据的压缩类型为不压缩且自身的长度为至少2个字节时，所述运行状态根据第一状态切换逻辑切换至所述第一状态组中的一个或者多个所述工作状态。

可选的，所述第一状态切换逻辑包括，当所述压缩数据的自身的长度为2个字节，且解码后的数据的长度为2个字节时，所述运行状态切换至所述第一状态组中的一个所述工作状态；以及当所述压缩数据的自身的长度为2个字节，且解码后的数据的长度为3个字节时，所述运行状态切换至所述第一状态组中的一个所述工作状态。

可选的，所述第一状态切换逻辑包括，当所述压缩数据的自身的长度为至少3个字节，解码后的数据的长度为4～1023中的奇数个字节时，所述运行状态切换至所述第一状态组中的一个所述工作状态；以及当所述压缩数据的自身的长度为至少3个字节，解码后的数据的长度为4～1023中的偶数个字节时，所述运行状态切换至所述第一状态组中的一个所述工作状态。

可选的，所述工作状态还包括第二状态组，所述第二状态组包括至少一个所述工作状态；当所述压缩数据的压缩类型为压缩时，所述运行状态根据第二状态切换逻辑切换至所述第二状态组中的一个或者多个所述工作状态。

可选的，第二状态切换逻辑包括，当所述压缩数据的自身的长度为2个字节，解码后的数据的长度在3～1023个字节之间时，所述运行状态切换至所述第二状态组中的一个所述工作状态。

可选的，第二状态切换逻辑包括，当所述压缩数据的自身的长度为3个字节，解码后的数据的长度为1024～(2^26-1)个字节之间时，所述运行状态切换至所述第二状态组中的一个所述工作状态。

可选的，所述准备状态包括等待状态和开启状态；当所述状态机单元未开始工作时，所述运行状态切换至所述等待状态；当所述运行状态为等待状态，所述状态机单元收到上一帧的结束信号，且收到使能信号时，所述运行状态切换至所述开启状态；以及当所述运行状态为所述开启状态后，等待预设数量个时钟周期，所述运行状态切换至所述核心状态。

可选的，所述游程解码数字电路包括以下元件或单元中的至少一个：存储器，所述存储器用于存储待解码的所述压缩数据，所述状态机单元所利用的所述压缩数据从所述存储器中读取；读取控制单元，所述读取控制单元用于根据所述运行状态读取所述压缩数据并发送给后续电路；以及图片流数据存储器，所述图片流数据存储器用于缓存解码后的图片流数据并向外部电路输出解码后的所述图片流数据。

与现有技术相比，本发明提供的游程解码数字电路包括状态机单元，所述状态机单元根据压缩数据的分类信息切换运行状态，所述游程解码数字电路以所述运行状态为依据决定下一条所述压缩数据的读取时机。以硬件方式进行解码，具有实时性，解码速度完全与输入时钟保持一致，可在确保输出图片流帧率的情况下完成叠图操作，解决了通过软件方式实现osd功能的电路，对mcu性能要求高，并容易出现帧率低、无法实时输出图片流数据、以及实时输出图片流数据时容易出现延迟、断点或错误的问题。

附图说明

本领域的普通技术人员将会理解，提供的附图用于更好地理解本发明，而不对本发明的范围构成任何限定。其中：

图1为mcu实现osd功能导致叠图出错的示意图；

图2为本发明一实施例的游程解码数字电路的结构示意图；

图3为本发明一实施例的压缩数据的部分的数据类型示意图；

图4为本发明一实施例的状态机单元的运行状态及状态转移逻辑的示意图；

图5为本发明一实施例的osd电路得到的正确叠加数据的示意图。

附图中：

1-状态机单元；2-解码单元；3-存储器；4-读取控制单元；5-图片流数据存储器。

具体实施方式

为使本发明的目的、优点和特征更加清楚，以下结合附图和具体实施例对本发明作进一步详细说明。需说明的是，附图均采用非常简化的形式且未按比例绘制，仅用以方便、明晰地辅助说明本发明实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。

如在本发明中所使用的，单数形式“一”、“一个”以及“该”包括复数对象，术语“或”通常是以包括“和/或”的含义而进行使用的，术语“若干”通常是以包括“至少一个”的含义而进行使用的，术语“至少两个”通常是以包括“两个或两个以上”的含义而进行使用的，此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括一个或者至少两个该特征，术语“近端”通常是靠近操作者的一端，术语“远端”通常是靠近患者的一端，“一端”与“另一端”以及“近端”与“远端”通常是指相对应的两部分，其不仅包括端点，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。此外，如在本发明中所使用的，一元件设置于另一元件，通常仅表示两元件之间存在连接、耦合、配合或传动关系，且两元件之间可以是直接的或通过中间元件间接的连接、耦合、配合或传动，而不能理解为指示或暗示两元件之间的空间位置关系，即一元件可以在另一元件的内部、外部、上方、下方或一侧等任意方位，除非内容另外明确指出外。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

本发明的核心思想在于提供一种游程解码数字电路，以解决现有技术中，通过软件方式实现osd功能的电路，对mcu性能要求高，并容易出现帧率低、无法实时输出图片流数据、以及实时输出图片流数据时容易出现延迟、断点或错误的问题。

在背景技术部分，已经详细分析了通过mcu实现osd功能的弊端。进一步地，发明人发现，由于游程编码数据包含多种数据类型，并且不同数据类型的游程编码数据的长度也不同，不同数据类型的游程编码数据在读取前后、解码中以及解码后所需要等待的延迟各不相同，不能用一种简单的逻辑进行处理，否则容易导致解码过程中数据出错或丢失，并导致最终拼接后的图片流数据中出现错误的数据或者断点。因此普通的硬件解码电路在对连续的不同数据类型的游程编码数据解码后的图片流数据进行拼接时存在困难。而为了实现osd功能，又需要有一解码电路输出待叠加的图片流，并且该解码电路输出的图片流与另一路的图片流输入数据需按照使用者的配置、叠加区域大小等要求严格叠加，中间不能出现信号的中断以及图片流数据的延迟。简单设置的硬件解码电路并不能符合上述要求。由此，发明人进一步想到，可以通过本实施例中的游程解码数字电路来解决上述的困难。

以下参考附图进行描述。

请参考图2至图5，其中，图2为本发明一实施例的游程解码数字电路的结构示意图；图3为本发明一实施例的压缩数据的部分的数据类型示意图；图4为本发明一实施例的状态机单元的运行状态及状态转移逻辑的示意图；图5为本发明一实施例的osd电路得到的正确叠加数据的示意图。

如图2所示，本实施例提供了一种游程解码数字电路，所述游程解码数字电路包括状态机单元1，所述状态机单元1根据压缩数据的分类信息切换运行状态，所述游程解码数字电路以所述运行状态为依据决定下一条所述压缩数据的读取时机；所述压缩数据为游程压缩格式的图片流数据。

如此配置，一方面，以硬件方式进行解码，具有实时性，解码速度完全与输入时钟保持一致，可在确保输出图片流帧率的情况下完成叠图操作，解决了通过软件方式实现osd功能的电路，对mcu性能要求高，并容易出现帧率低、无法实时输出图片流数据、以及实时输出图片流数据时容易出现延迟、断点或错误的问题。另一个方面，通过合理设定状态机单元1的运行状态和状态转换逻辑，使得所述游程解码数字电路关于解码相关的单元和关于读取待解码的所述压缩数据相关的单元可以各司其职，不需要互相之间进行配合工作就能保证最终的解码数据能够被正确地拼接。也就是说，所述状态机单元1的设置，解耦了对游程编码数据本身的解码过程和读取带解码数据的延迟时间设置之间的耦合关系，降低了游程解码电路的设计难度，解决了普通的硬件解码电路在解码过程中较难适应不同数据类型的游程编码数据，从而导致拼接后的图片流数据存在错误、延迟或断点，无法满足osd功能中对于待叠加的图片流数据的要求的问题。

请继续参考图2，在一示范性的实施例中，所述游程解码数字电路包括解码单元2、存储器3、读取控制单元4、以及图片流数据存储器5。

所述解码单元2用于得到所述压缩数据的所述分类信息，并将所述分类信息发送给所述状态机单元1；所述解码单元2还用于将所述压缩数据解码。将获取所述分类信息的功能设置于所述解码单元2之内，可以较好地复用所述解码单元内部的解码电路，缩小了整个电路的规模和尺寸。

所述存储器3用于存储待解码的所述压缩数据，所述状态机单元1所利用的所述压缩数据从所述存储器3中读取。如此配置，可令所述解码单元2在获取所述压缩数据更为便利。较优地，所述存储器3为静态随机存取存储器(即sram，staticrandom-accessmemory)。在其他的实施例中，只要能够保证所述压缩数据能够被连续地读取，也可以选择其他形式的存储器，例如rom(read-onlymemory只读存储器)等。

所述读取控制单元4用于根据所述运行状态读取所述压缩数据并发送给后续电路。使用单独的读取控制单元4控制读取数据的时机使得电路各模块间的分工更为明确，也减轻了电路的设计难度。

所述图片流数据存储器5用于缓存解码后的图片流数据并向外部电路输出解码后的所述图片流数据。设置所述图片流数据存储器5可以进一步地对数据进行缓冲，从而进一步保证输出的叠图信息的准确性。所述图片流数据存储器5也可以采用先进先出的方式处理数据，并且可以在可用存储空间小于或等于预设比例时暂停缓存数据，当所述图片流数据存储器5暂停缓存数据时，所述游程解码数字电路的其他部分也要相应地改变当前的工作状态，具体的改变规则和逻辑可根据本领域公知常识进行配置，在此处不做详细的说明，所述预设比例可以是1/4、1/2或者其他合适的比例。

需理解，在其他的实施例中，所述存储器3、所述读取控制单元4、以及所述图片流数据存储器5也可以选择性的设置，这样的方案，仍然可以适应不同数据类型的游程编码数据，但是，同时设置上述的元件或单元的方案是一种较优的方案。

请参考图3，图3为本发明一实施例的压缩数据的部分的数据类型示意图。由图3可知，所述压缩数据的数据类型是多种多样的，因此需要设定详细的分类规则对上述压缩数据进行分类，以便更好地进行后续的状态转换。

优选的，所述分类信息包括所述压缩数据的压缩类型、所述压缩数据的自身的长度以及解码后的数据的长度。所述压缩数据的压缩类型决定了数据解码的速度，所述压缩数据的自身的长度决定了数据读取的时间，解码后的数据的长度决定了数据输出所需要的时间，三者共同决定了从读取一条新的所述压缩数据开始，到该压缩数据解码后的数据输出完毕一共需要花费的时间(后文中用“解码时长”来代替该时间，但是请注意“解码时长”和该时间的细微的区别)。而根据该时间可以进行如下的问题分析：以第二条所述压缩数据的解码数据输出时能够正好接上第一条所述压缩数据的解码数据为目标，第二条所述压缩数据的读取时间应当相距第一条所述压缩数据的读取时间多少个时钟周期？可以通过提前计算或实验得到上述问题的结果，并以计算结果来指导所述游程解码数字电路进行工作，从而解决在现有技术中各数据间拼接困难的问题。因此，选择上述的三个指标作为所述压缩数据的分类信息，可使最终的同一分类中的数据的解码时长相近或相等，有利于后续逻辑的规划。特别需要说明的是，根据现有的游程编码标准，所述压缩数据一定包含一个2bit的标志位，以及若干bit长度指示位，上述的指标可以通过所述压缩数据的标志位和长度指示位获取。但是为了便于理解，以及便于适应将来可能的游程编码标准的修改，本说明书后续内容以上述的三个指标的具体内容进行描述，而不涉及标志位和长度指示位的概念。

根据分类信息可以设计多种分类并对应相应的运行状态，说明书以下内容以设计思路结合实施例进行交替说明的方式介绍运行状态的具体细节，所述实施例请参考图4。

首先，所述运行状态包括准备状态和工作状态，如此配置，有利于所述状态机单元1更好地在待机和工作两个状态之间进行转换，所述准备状态包括等待状态和开启状态；当所述状态机单元1未开始工作时，所述运行状态切换至所述等待状态；当所述运行状态为等待状态，所述状态机单元1收到上一帧的结束信号，且收到使能信号时，所述运行状态切换至所述开启状态；以及，当所述运行状态为所述开启状态后，等待三个时钟周期，所述运行状态切换至所述核心状态。所述结束信号和所述使能信号的物理输入端以及相应的处理逻辑，可根据本领域公知常识进行设置，在此处不做详细的介绍。在本实施例中相对应的状态也被命名为等待状态和开启状态，请参考图4进行理解。需理解，在本实施例中，所述开启状态和所述核心状态之间的转换需要等待三个时钟周期，在其他的实施例中，也可以根据实际需要和电路其他模块的运行参数设定为等待预设数量个时钟周期，所述预设数量可以为任意的自然数。

其次，由于当所述压缩数据的压缩类型为不压缩，自身的长度为1个字节，解码后的数据的长度为1个字节时(以下简称为分类条件一)，数据的解码时长较短，若在该解码时长内未处理好与前一条数据的连接关系，以及与后一条数据之间的连接关系，最终的输出数据很可能出现错误，因此，需要特别对符合分类条件一的数据进行重点处理，于是，需要设计所述工作状态包括核心状态，当所述压缩数据符合分类条件一时，所述运行状态切换至所述核心状态。在本实施例中，pt1对应所述核心状态。

为了进一步解决符合分类条件一的数据的处理容易出现错误的问题，所述状态机单元1在当前的所述压缩数据的解码过程结束后，若判断所述游程解码数字电路需继续工作，则将所述运行状态切换至所述核心状态。上述设计思路可以视为一种“预判”形式的逻辑，尽管此时所述状态机单元还不知道下一条的所述压缩数据具体属于哪一种分类，将其预判为分类条件一是一个较优的策略。如果下一条的所述压缩数据确实符合分类条件一，那么游程解码数字电路可以立刻开始工作，如果下一条的所述压缩数据不符合分类条件一，再进行一次切换，尽管此次切换耗费了一定的时钟周期，但是由于其他分类的压缩数据的解码时长较长，此处的耗费不会对最终结果产生影响。请参考图4，图4中，状态pt2、pt3、cpt1、cpt2、pteven和ptodd都有箭头指向pt1，也就是说上述的工作状态都会在结束后切换至pt1。需理解，只有当所述状态机单元1判断所述游程解码数字电路需继续工作的情况下，所述运行状态才会切换至所述核心状态，否则，也可能切换至待机状态。切换至待机状态的具体条件可以根据实际需求设置，例如，使能端的信号消失或者其他的转换条件，此逻辑不是本说明书的重点阐述内容，在此不做展开。需理解，在其他的一些实施例中，部分的工作状态也可以不设置切换至待机状态的状态转移路径。

对于剩余的可能的数据类型，发明人进行了系统的分析。以一种分类思路进行穷举，穷举结果如表1所示。

表1数据类型的分类结果

需理解，表1中的分类方式为一种可能的穷举的方式，并非只有这样一种分类思路。表1中的分类条件由于篇幅关系，将其分为了九类，目的是为了示意分类思路。事实上，根据同样的思路可以对一些条件进行进一步的细分，例如分类条件六还可以具体细分为，1024～(2^26-1)中的奇数个以及≥2^26的奇数个这两个子类，而≥2^26的奇数个这个子类还可以继续细分，为了避免罗嗦累赘，在此不进行进一步的展开。

以表1所示的分类条件为基础进行讨论，(其他的分类方式，请以同样的思路进行理解)首先，在表1中列举的分类条件中，相邻的条件的压缩数据，在处理时往往具有相近的逻辑，但又有不同；其次，也要考虑运行状态的设置数量，太少则无法发挥状态机的优势，而太多又会增加设计和制造的成本。基于上述两个设计思路的综合考虑，得到如下的设计思路：

所述工作状态还包括第一状态组，所述第一状态组包括至少一个所述工作状态；当所述压缩数据的压缩类型为不压缩且自身的长度为至少2个字节时，所述运行状态根据第一状态切换逻辑切换至所述第一状态组中的一个或者多个所述工作状态。例如，可以为符合分类条件二～分类条件七的所有情况设置一个所述工作状态，也可以为符合分类条件二～分类条件七的每个情况设置一个所述工作状态，或者为符合分类条件二～分类条件三的情况设置一个所述工作状态，同时为符合分类条件四～分类条件七的情况设置另一个所述工作状态。

所述工作状态还包括第二状态组，所述第二状态组包括至少一个所述工作状态；当所述压缩数据的压缩类型为压缩时，所述运行状态根据第二状态切换逻辑切换至所述第二状态组中的一个或者多个所述工作状态。关于所述第二状态组的具体设置思路可以参考本说明书关于所述第一状态组的举例说明进行理解。

较优的，所述第一状态切换逻辑包括，当所述压缩数据的自身的长度为2个字节，且解码后的数据的长度为2个字节时，所述运行状态切换至所述第一状态组中的一个所述工作状态；以及当所述压缩数据的自身的长度为2个字节，且解码后的数据的长度为3个字节时，所述运行状态切换至所述第一状态组中的一个所述工作状态；以及当所述压缩数据的自身的长度为至少3个字节，解码后的数据的长度为4～1023中的奇数个字节时，所述运行状态切换至所述第一状态组中的一个所述工作状态；以及当所述压缩数据的自身的长度为至少3个字节，解码后的数据的长度为4～1023中的偶数个字节时，所述运行状态切换至所述第一状态组中的一个所述工作状态。

第二状态切换逻辑包括，当所述压缩数据的自身的长度为2个字节，解码后的数据的长度在3～1023个字节之间时，所述运行状态切换至所述第二状态组中的一个所述工作状态；以及当所述压缩数据的自身的长度为3个字节，解码后的数据的长度为1024～(2^26-1)个字节之间时，所述运行状态切换至所述第二状态组中的一个所述工作状态。

需理解，以上设计思路中，所述的“一个所述工作状态”的概念，应当这样理解，同一个状态组中不同分类条件所对应的“一个所述工作状态”，可以实际上是同一个所述工作状态，也可以是各自不同的所述工作状态，或者其中一部分是同一个所述工作状态，其他的部分是其他的工作状态。具体的设置方案，可以根据实际需要和电路的设计和制造成本进行权衡。

对于上述设计思路中未提及的分类情况，可以根据实际需要为剩余的情况单独设计一个其他的所述工作状态(仅同一状态组而言，不同状态组的工作状态不建议合并)，也可以将剩余的情况归入一个已经存在的所述工作状态，又或者进行细分，用多个不同的所述工作状态与细分后的剩余情况进行一一对应。

在一个示范性的实施例中，请参考图4，当所述压缩数据符合分类条件二时，所述工作状态切换至pt2，当所述压缩数据符合分类条件三时，所述工作状态切换至pt3，当所述压缩数据符合分类条件四或者分类条件六时，所述工作状态切换至ptodd，当所述压缩数据符合分类条件五或者分类条件七时，所述工作状态切换至pteven，当所述压缩数据符合分类条件八时，所述工作状态切换至cpt1，当所述压缩数据符合分类条件九或者分类条件十时，所述工作状态切换至cpt2。

需理解，基于本说明书上述设计思路的详细阐述，并辅以表1进行各分类条件之间处理逻辑相似程度的判断，本领域技术人员可以轻易地对上述的分类条件二～分类条件十进行拆分或者组合，并设计相应的工作状态，可以得到其他较优的状态机单元1的工作状态的设置方案。

另外，尽管诸如为分类条件二加上分类条件十设置一个独立的状态这样的方案会给所述游程解码数字电路的设计和制造增加的负面影响，但这样的方案仍能解决在现有技术中利用软件进行解码所带来的问题，也应当视为本实施例的简单变更。

需理解，当所述运行状态被确定后，每一个所述运行状态所对应的下一条所述压缩数据的读取时机，可以根据具体情况进行配置，例如在电路的其他参数都确定后，根据计算或者实验方式获得较佳的读取时机，然后将该读取时机配置在所述游程解码数字电路中。

如背景技术中所述，实现osd功能包括五个步骤，本实施例公开的所述游程解码数字电路对五个步骤中的步骤3进行了优化，并实现了步骤1和步骤3的功能。

本实施例还提供了一种osd电路，用于实现完整的osd功能，所述osd电路包括上述的游程解码数字电路和叠图模块，所述叠图模块被配置为，接收由所述游程解码数字电路发送的解码后的第一图片流数据，以及接收第二图片流数据，按照叠图逻辑将第一图片流数据和第二图片流数据进行叠加得到叠图后的图片流数据。所述osd电路的其他模块、所述叠图模块的内部具体实现方式以及所述osd电路各模块之间的连接关系，本领域技术人员可以根据公知常识进行设置，不在此做具体的说明。请参考图5，在一实施例中，所述osd电路输出的yuv格式的视频数据如图5所示，可见，所述osd电路克服了普通解码电路对不同类型的数据进行拼接困难的问题。

综上，本发明提供的游程解码数字电路包括状态机单元1，所述状态机单元1根据压缩数据的分类信息切换运行状态，所述游程解码数字电路以所述运行状态为依据决定下一条所述压缩数据的读取时机。以硬件方式进行解码，具有实时性；同时，通过合理设定状态机单元1的运行状态和状态转换逻辑，克服了普通解码电路对不同类型的数据进行拼接困难的问题。

上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于本发明技术方案的保护范围。