数字时间转换器校准方法、装置、数字锁相环及电子设备与流程

数字时间转换器校准方法、装置、数字锁相环及电子设备
【技术领域】
1.本发明涉及数字电路技术领域，尤其涉及一种数字时间转换器校准方法、装置、数字锁相环及电子设备。


背景技术：

2.在全数字锁相环(all
‑
digital phased
‑
locked loop,adpll)中，时间数字转换器(time
‑
digital
‑
converter,tdc)作为小数部分相位检测器，它的量化噪声很大程度上影响了锁相环的最终相位噪声性能，提高tdc的分辨率成为了提高adpll性能的有效方法；数字时间转换器(digital
‑
time
‑
converter,dtc)辅助的tdc有利于降低全数字锁相环的功耗。dtc将输入的参考时钟适当延迟一定时间，此时经过延迟的参考时钟和锁相环的输出时钟的时间差在tdc的动态范围内。
3.但是，dtc的分辨率受工艺、供电、温度(pvt)偏差或非线性等非理想因素的影响，导致参考时钟的实际延迟量与预计不同，从而成为dtc贡献的噪声。现有技术中的校准装置没有考虑消除dtc的噪声，导致校准精度不高，无法实现时间转换器的高精度增益校准，降低功耗的效果不佳。


技术实现要素：

4.本发明的目的在于提供一种数字时间转换器校准方法、装置、数字锁相环及电子设备，以解决现有技术中校准精度不高以及降低功耗效果不佳的技术问题。
5.本发明的技术方案如下：提供一种数字时间转换器校准方法，应用于数字锁相环，所述数字锁相环包括数字时间转换器和时间数字转换器，所述数字时间转换器用于根据延迟控制信号对参考时钟信号进行延迟，生成延迟的参考时钟信号；所述时间数字转换器用于根据所述延迟的参考时钟信号和数字锁相环的输出时钟信号生成分数相位误差，其中，所述分数相位误差用于指示所述延迟的参考时钟信号和输出时钟信号之间的相位差，包括：
6.分别获取参考相位的小数部分和所述时间数字转化器输出的所述分数相位误差，其中，所述参考相位是根据参考时钟信号生成的，所述参考相位用于指示所述参考时钟信号的相位信息，所述参考相位包括整数部分和小数部分；
7.根据所述参考相位的小数部分和所述分数相位误差获取分辨率偏差；
8.根据所述分辨率偏差获取增益因子；
9.根据所述增益因子对所述参考相位的小数部分进行增益处理，生成所述延迟控制信号，将所述延迟控制信号输出至所述数字时间转换器。
10.优选地，所述根据所述参考相位的小数部分和所述分数相位误差获取分辨率偏差，包括：
11.将所述分数相位误差进行滤波处理，得到滤波后的所述分数相位误差；
12.将所述参考相位的小数部分取反，将取反的参考相位的小数部分与第一参数进行
求和，得到第一计算值；
13.将滤波后的所述分数相位误差除以所述第一计算值，得到分辨率偏差。
14.优选地，所述根据所述分辨率偏差获取增益因子，包括：
15.将所述分辨率偏差与第二参数相乘，得到第三计算值；
16.将所述第三计算值进行累加，得到所述增益因子。
[0017][0018]
优选地，所述根据所述增益因子对所述参考相位的小数部分进行增益处理，生成所述延迟控制信号，包括：
[0019]
将所述参考相位的小数部分取反，将取反的参考相位的小数部分与第二参数进行求和，得到第二计算值；
[0020]
将所述第二计算值除以所述增益因子得到第三计算值，根据所述第三计算值生成所述延迟控制信号。
[0021]
本发明的另一技术方案如下：提供一种数字时间转换器校准装置，应用于数字锁相环，所述数字锁相环包括数字时间转换器和时间数字转换器，所述数字时间转换器用于根据延迟控制信号对参考时钟信号进行延迟，生成延迟的参考时钟信号；所述时间数字转换器用于根据所述延迟的参考时钟信号和数字锁相环的输出时钟信号生成分数相位误差，其中，所述分数相位误差用于指示所述延迟的参考时钟信号和输出时钟信号之间的相位差，所述校准装置包括：
[0022]
误差探测模块，用于分别获取参考相位的小数部分和所述时间数字转化器输出的所述分数相位误差，根据所述参考相位的小数部分和所述分数相位误差获取分辨率偏差，其中，所述参考相位是根据参考时钟信号生成的，所述参考相位用于指示所述参考时钟信号的相位信息，所述参考相位包括整数部分和小数部分；
[0023]
计算模块，用于根据所述分辨率偏差获取增益因子；
[0024]
增益模块，用于根据所述增益因子对所述参考相位的小数部分进行增益处理，生成所述延迟控制信号，将所述延迟控制信号输出至所述数字时间转换器。
[0025]
优选地，所述误差探测模块包括：
[0026]
滤波器，用于将所述分数相位误差进行滤波处理，得到滤波后的所述分数相位误差；
[0027]
第一加法器，用于将取反的参考相位的小数部分与第一参数进行求和，得到第一计算值；
[0028]
第一除法器，用于将滤波后的所述分数相位误差除以所述第一计算值，得到分辨率偏差。
[0029]
优选地，所述计算模块包括乘法器和累加器，其中，
[0030]
所述乘法器用于将所述分辨率偏差与第二参数相乘，得到第三计算值；
[0031]
所述累加器用于将所述第三计算值进行累加，得到所述增益因子并输出。
[0032]
优选地，所述增益模块包括：
[0033]
第三加法器，用于将取反的参考相位的小数部分与第二参数进行求和，得到第二计算值；
[0034]
第二除法器，用于将所述第二计算值除以所述增益因子得到第三计算值，将所述
第三计算值作为所述延迟控制信号输出至所述数字时间转换器。
[0035]
本发明的另一技术方案如下：提供一种数字锁相环，包括：
[0036]
上述的数字时间转换器校准装置；
[0037]
第一计数器，用于根据参考时钟信号生成参考相位，其中，所述参考相位用于指示所述参考时钟信号的相位信息，所述参考相位包括整数部分和小数部分；
[0038]
第二计数器，用于根据输出时钟信号生成可变相位，其中，所述可变相位用于指示输出时钟信号的相位信息；
[0039]
数字时间转换器，用于根据延迟控制信号对所述参考时钟信号进行延迟，生成延迟的参考时钟信号；
[0040]
时间数字转换器，用于根据所述延迟的参考时钟信号和输出时钟信号生成分数相位误差，其中，所述分数相位误差用于指示所述延迟的参考时钟信号和输出时钟信号之间的相位差；
[0041]
鉴相器，用于根据所述参考相位的整数部分、所述分数相位误差以及所述可变相位生成相位误差；
[0042]
数字环路滤波器，用于对所述相位误差进行平滑处理；
[0043]
数控振荡器，用于根据平滑处理后的所述相位误差生成频率控制字的调整值，根据所述频率控制字的调整值生成所述输出时钟信号。
[0044]
本发明的另一技术方案如下：提供一种电子设备，所述电子设备包括芯片，所述芯片包括上述的数字锁相环。
[0045]
本发明的有益效果在于：本发明的数字时间转换器校准方法、装置、数字锁相环及电子设备，根据所述参考相位的小数部分和所述分数相位误差获取分辨率偏差；根据所述分辨率偏差获取增益因子；根据所述增益因子对所述参考相位的小数部分进行增益处理，生成所述延迟控制信号，将所述延迟控制信号输出至所述数字时间转换器；通过上述方式，在消除了数字锁相环其他器件的噪声的基础上，还进一步消除了时间数字转换器和数字时间转换器的噪声，提高了数字时间转换器的校准精度；实现了对数字时间转换器的高精度增益校准，大大降低了功耗。
【附图说明】
[0046]
图1为本发明第一实施例的数字锁相环的电路图；
[0047]
图2为本发明第二实施例的数字时间转换器校准装置的电路图；
[0048]
图3为本发明第三实施例的数字时间转换器校准方法的流程图；
[0049]
图4为本发明对比例和应用例的相位误差结果对比图；
[0050]
图5为本发明对比例和应用例的增益因子结果对比图；
[0051]
图6为本发明第四实施例的电子设备的结构框图。
【具体实施方式】
[0052]
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他
实施例，都属于本发明保护的范围。
[0053]
本发明中的术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括至少一个该特征。本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。本发明实施例中所有方向性指示(诸如上、下、左、右、前、后
……
)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
[0054]
在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本发明的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
[0055]
为了便于理解，首先对本发明提供的数字锁相环进行说明。
[0056]
本发明第一实施例提供了一种数字锁相环100，请参阅图1所示，该数字锁相环100包括第一计数器21、第二计数器22、数字时间转换器23、时间数字转换器24、鉴相器25、数字环路滤波器26、数控振荡器27和数字时间转换器校准装置10。
[0057]
本实施例的数字锁相环100为数字时间转换器辅助的全数字锁相环，在该数字锁相环100中，按照使数字锁相环的输出时钟信号ckv的频率为参考时钟信号fref的频率预设倍率倍的方式工作，预设倍率被称为频率控制字fcw(frequency command word，fcw)。在本实施例中，频率控制字fcw不为整数，包括整数部分和小数部分，例如，参考时钟信号fref的频率为100mhz时，想要得到225mhz的输出时钟信号ckv，将频率控制字fcw设为2.25即可。
[0058]
其中，第一计数器21接收参考时钟信号fref，根据参考时钟信号fref生成参考相位phr，其中，所述参考相位phr用于指示所述参考时钟信号的相位信息，所述参考相位phr包括整数部分phr
i
和小数部分phr
f
。具体地，第一计数器21根据参考时钟信号fref的频率对第一预设值进行累加，生成参考相位phr。
[0059]
其中，第二计数器22用于根据输出时钟信号ckv生成可变相位phv_int，其中，所述可变相位phv_int用于指示输出时钟信号的相位信息。具体地，第二计数器22根据输出时钟信号ckv的频率对第二预设值进行累加，生成可变相位phv_int。
[0060]
在本实施例中，可以将第一预设值设为频率控制字fcw，将第二预设值设为1。也就是说，本实施例中，第一计数器21根据参考时钟信号fref的频率对频率控制字fcw进行累加，生成参考相位phr；第二计数器22根据输出时钟信号ckv的频率对1进行累加，生成可变相位phv_int。
[0061]
数字时间转换器23用于根据延迟控制信号对参考时钟信号fref进行延迟，生成延迟的参考时钟信号。
[0062]
时间数字转换器24用于根据延迟的参考时钟信号和输出时钟信号ckv生成分数相位误差phe
f
，其中，所述分数相位误差phe
f
用于指示所述延迟的参考时钟信号和输出时钟信
号ckv之间的相位差。
[0063]
鉴相器25用于根据所述参考相位的整数部分phr
i
、所述分数相位误差phe
f
以及所述可变相位phv_int生成相位误差。进一步地，鉴相器25包括第四加法器，第四加法器将参考相位的整数部分phr
i
、分数相位误差phe
f
的取反和可变相位phv_int的取反相加，得到相位误差。
[0064]
数字环路滤波器(dlf)26用于对所述相位误差进行平滑处理。
[0065]
数控振荡器(dco)27用于根据平滑处理后的相位误差生成频率控制字的调整值，根据所述频率控制字的调整值生成所述输出时钟信号ckv。
[0066]
数字时间转换器校准装置10用于对数字时间转换器23进行增益校准，控制数字时间转换器23的延时量，改变频率控制字fcw与数字时间转换器23的延时量的对应关系，数字时间转换器校准装置10接收第一计数器21输出的参考相位的小数部分phr
f
以及时间数字转换器24输出的分数相位误差phe
f
，数字时间转换器校准装置10输出延迟控制信号dtc
ctrl
至所述数字时间转换器23。数字时间转换器校准装置10的结构和工作方式具体参见下述第二实施例的描述。
[0067]
本发明第二实施例提供了一种数字时间转换器校准装置10，应用于第一实施例的数字锁相环，请参阅图2所示，该数字时间转换器校准装置10包括：误差探测模块11、计算模块12和增益模块13，其中，误差探测模块11用于分别接收第一计数器21输出的参考相位的小数部分phr
f
以及时间数字转换器24输出的分数相位误差phe
f
，根据所述参考相位的小数部分phr
f
和所述分数相位误差phe
f
获取分辨率偏差，将该分辨率偏差输出至计算模块12；计算模块12用于根据误差探测模块11输出的分辨率偏差计算增益因子k
dtc
，将增益因子k
dtc
输出至增益模块13；增益模块13用于根据所述增益因子k
dtc
对第一计数器21输出的参考相位的小数部分phr
f
进行增益处理，生成延迟控制信号dtc
ctrl
，将所述延迟控制信号dtc
ctrl
输出至所述数字时间转换器23，实现对数字时间转换器23的增益校准。
[0068]
在一个可选的实施方式中，误差探测模块11包括滤波器111、第一加法器112以及第一除法器113。
[0069]
其中，滤波器111接收时间数字转换器24输出的分数相位误差phe
f
，将所述分数相位误差phe
f
进行滤波处理，得到滤波后的分数相位误差，具体地，该滤波后的分数相位误差是数字时间转换器23的分辨率偏差所贡献的相位误差；该滤波器111是一个带通滤波器，通带频率以fr
×
min(fcw_f,1
‑
fcw_f)为中心，可随着不同fcw_f修改为合适的通带频率，从而在任意频率上都可正常工作。由于用于迭代计算的误差信号会以一定的频率(第一频率)重复出现在adpll中，并且上述频率(第一频率)随着不同的频率控制字的不同而变化，因此，采用优选实施方式的带通滤波器，能够避免使用固定频率iir滤波器导致的校准算法不收敛的情况。
[0070]
其中，进入首先进行取反再分别输入至第一加法器112及增益模块13中，第一加法器112用于将取反的参考相位的小数部分phr
f
与第一参数进行求和，得到第一计算值。在本实施例中，第一参数为1，第一计算值为1
‑
phr
f
。
[0071]
其中，第一除法器113分别接收滤波器111输出的滤波后的分数相位误差以及第一加法器112输出的第一计算值，将滤波后的所述分数相位误差除以所述第一计算值，得到分辨率偏差，将分辨率偏差输出至计算模块12。
[0072]
在一个可选的实施方式中，计算模块12包括乘法器121和累加器122，其中，乘法器121接收误差探测模块11输出的分辨率偏差，将所述分辨率偏差与第二参数μ相乘，得到第三计算值，将第三计算值输出至累加器122；累加器122接收乘法器121输出的第三计算值并将第三计算值进行累加，得到的累加结果即为增益因子k
dtc
。进一步地，第二参数μ的取值优选为10
‑3，即0.001，在实际应用过程中，当增益因子k
dtc
收敛至稳定值的速度较慢时，可以增大第二参数μ的取值；当计算增益因子k
dtc
出现震荡时，可以减小第二参数μ的取值。
[0073]
在一个可选的实施方案中，增益模块13包括第三加法器131和第二除法器132，其中，第三加法器131用于将取反的参考相位的小数部分phr
f
与第二参数进行求和，得到第二计算值。在本实施例中，第二参数为1，第二计算值为1
‑
phr
f
。第二除法器132将所述第二计算值除以所述增益因子k
dtc
得到第三计算值，将所述第三计算值作为所述延迟控制信号dtc
ctrl
输出至所述数字时间转换器23，实现对数字时间转换器23的增益校准。
[0074]
本发明第一实施例的数字锁相环100和第二实施例的数字时间转换器校准装置10可以应用于蜂窝通信系统中，例如，该数字锁相环100应用于车载雷达的集成电路中，数字锁相环100为车载雷达提供本征电信号，以更好的帮助上述集成电路处理天线收发的电信号。
[0075]
本发明第三实施例提供了一种数字时间转换器校准方法，应用于第一实施例的数字锁相环，采用第二实施例的数字时间转换器校准装置10实现，图3是本发明第三实施例的数字时间转换器校准方法的流程示意图。需注意的是，若有实质上相同的结果，本发明的方法并不以图3所示的流程顺序为限。如图3所示，该数字时间转换器校准方法包括步骤：
[0076]
s301，分别获取参考相位的小数部分和所述时间数字转化器输出的所述分数相位误差，其中，所述参考相位是根据参考时钟信号生成的，所述参考相位用于指示所述参考时钟信号的相位信息，所述参考相位包括整数部分和小数部分。
[0077]
其中，参考相位phr是第一计数器21生成的，分数相位误差是时间数字转化器24基于延迟的参考时钟信号和输出时钟信号ckv的相位差生成的。
[0078]
s302，根据所述参考相位的小数部分和所述分数相位误差获取分辨率偏差。
[0079]
其中，首先，将所述分数相位误差进行滤波处理，得到滤波后的所述分数相位误差；然后，将所述参考相位的小数部分取反，将取反的参考相位的小数部分与第一参数进行求和，得到第一计算值；然后，将滤波后的所述分数相位误差除以所述第一计算值，得到分辨率偏差。
[0080]
s303，根据所述分辨率偏差获取增益因子。
[0081]
其中，首先，将所述分辨率偏差与第二参数相乘，得到第三计算值，将所述第三计算值输入至累加器中；然后，所述累加器将所述第三计算值进行累加，得到所述增益因子并输出。
[0082]
s304，根据所述增益因子对所述参考相位的小数部分进行增益处理，生成所述延迟控制信号，将所述延迟控制信号输出至所述数字时间转换器。
[0083]
其中，首先，将所述参考相位的小数部分取反，将取反的参考相位的小数部分与第二参数进行求和，得到第二计算值；然后，将所述第二计算值除以所述增益因子得到第三计算值，根据所述第三计算值生成所述延迟控制信号。
[0084]
需要说明的是，本发明第三实施例的数字时间转换器校准方法，其实现方式与第
二实施例的数字时间转换器校准装置相似，所以描述的比较简单，相关之处参见第二实施例的部分说明即可。
[0085]
应用例
[0086]
应用本发明第一实施例的数字锁相环，开启数字锁相环中数字时间转换器校准装置10，对参考时钟信号进行了规定倍率后得到输出时钟信号并输出，对数字锁相环中鉴相器25检测的相位误差进行监测，对数字锁相环中计算模块12输出的增益因子k
dtc
进行监测，结果参见图4和图5所示。
[0087]
对比例
[0088]
应用本发明第一实施例的数字锁相环，开启数字锁相环中数字时间转换器校准装置10且断开数字锁相环中数字时间转换器校准装置10与数字时间转换器23之间的连接，对参考时钟信号进行了规定倍率后得到输出时钟信号并输出，对数字锁相环中鉴相器25检测的相位误差进行监测，对数字锁相环中计算模块12输出的增益因子k
dtc
进行监测，结果参见图4和图5所示。
[0089]
在应用例中，数字时间转换器校准装置10对数字时间转换器23进行了增益校准；在对比例中，由于断开了数字时间转换器校准装置10与数字时间转换器23之间的连接，没有对数字时间转换器23进行增益校准。请参阅图4所示，与对比例相比，应用例的鉴相器25检测的相位误差的动态范围大大缩小，大大降低了鉴相器25的功耗。请同时参阅图4和图5所示，在对比例中，没有对数字时间转换器23进行增益校准，增益因子偏差较大，导致相位误差在[
‑
0.05 0.05]分布；而在应用例中，对数字时间转换器23进行增益校准后，增益因子可以自动调整至稳定值，使得相位误差接近0。
[0090]
本发明第四实施例提供了一种电子设备40，请参阅图6所示，所述电子设备40包括芯片41，所述芯片41包括数字锁相环100，数字锁相环100的结构、工作方式及应用效果，具体参见第一实施例、第二实施例及第三实施例的说明。
[0091]
以上所述的仅是本发明的实施方式，在此应当指出，对于本领域的普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出改进，但这些均属于本发明的保护范围。