一种分频器模块及分频器系统的制作方法

1.本申请涉及功率控制技术领域，具体而言，涉及一种分频器模块及分频器系统。


背景技术：

2.近年来，随着科技的发展，卫星通信频段也不断提高。在进入微波毫米波频率范围内的高频信号在不同的频率范围内，输出信号的输出功率会产生波动。多个处于不平坦的输出功率的电路元件的叠加，会使得整个电路的功耗增加。
3.现有技术中，采用高频信号处理板对高频信号进行处理，成本高，并且高频信号处理板的电路复杂，体积较大。


技术实现要素：

4.本实用新型的目的在于提供一种分频器模块以及分频器系统，以有效的改善多个电路元件在不同的频段内功率不均衡导致输出功耗增加的技术缺陷。
5.本实用新型通过以下技术方案实现：
6.第一方面，本实用新型提供了一种分频器模块，分频器模块包括：m个分频单元，每相邻两个分频单元电连接，其中，m为大于1的整数；其中，每个分频单元分频待分频处理的频率信号；其中，分频单元包括32分频单元，32分频单元包括：第一分频芯片，第一分频芯片具有第一同相输入端和第一反相输入端，第一同相输入端连接第一待分频信号，第一反相输入端连接接地端；第一电阻，第一电阻具有相对的第一端和第二端，第一端与第一分频芯片的第一控制引脚连接，第二端与供电电源连接；第二电阻，第二电阻具有相对的第三端和第四端，第三端与第一分频芯片的第二控制引脚连接，第四端与供电电源连接；第三电阻，第三电阻具有相对的五端和第六端，第五端与第一分频芯片的第三控制引脚连接，第六端与供电电源连接；第四电阻，第四电阻具有相对的第七端和第八端，第七端与第一分频芯片的第四控制引脚连接，第八端与供电电源连接；第五电阻，第五电阻具有相对的第九端和第十端，第九端与第一分频芯片的第五控制引脚连接，第十端与供电电源连接；第六电阻，第六电阻具有相对的第十一端和第十二端，第十一端与第一分频芯片的第六控制引脚连接，第十二端与供电电源连接；第七电阻，第七电阻具有相对的第十三端和第十四端，第十三端与第一分频芯片的第七控制引脚连接，第十四端与供电电源连接；第一待分频信号控制第一控制引脚、第二控制引脚、第三控制引脚、第四控制引脚、第五控制引脚、第六控制引脚和第七控制引脚的引脚状态来确定32分频单元的分频数n1，其中，n1为大于0且小于128的整数；第一分频芯片具有第一同相输出端，32分频单元还包括：偏置电路，偏置电路包括第八电阻和第一电感，第八电阻具有相对的十五端和十六端，第一电感具有相对的十七端和十八端，十五端与供电电源连接，十六端与十七端连接，十八端与第一同相输出端连接。
7.结合第一方面提供的技术方案，在一些可能的实现方式中，每个分频单元均设置有输入端和输出端，第q-1个分频单元的输出端与第q个分频单元的输入端电连接,其中，q为大于1小于等于m的整数。
8.结合第一方面提供的技术方案，在一些可能的实现方式中，分频单元包括65分频单元。
9.结合第一方面提供的技术方案，在一些可能的实现方式中，32分频单元包括：第一电容，第一电容具有相对的十九端和二十端，第一同相输出端与十九端连接，二十端为32分频单元的输出端。
10.结合第一方面提供的技术方案，在一些可能的实现方式中，65分频单元包括：第二分频芯片，第二分频芯片具有第八控制引脚和第九控制引脚，第八控制引脚和第九控制引脚的引脚状态共同控制65分频单元的分频数n2, 其中，n2为32，33，64和65中的任一一个数。
11.结合第一方面提供的技术方案，在一些可能的实现方式中，第二分频芯片具有第二输出端，65分频单元还包括：滤波电路，滤波电路包括第九电阻和第二电容，第九电阻具有相对的二十一端和二十二端，第二电容具有相对的二十三端和二十四端，第九电阻和第二电容平行设置，二十一端与第二输出端连接，二十三端与第二输出端连接，二十二端与所接地端连接，二十四端与接地端连接，经过二十三端的输出端口为65分频单元的输出端。
12.第二方面，本实用新型提供了一种分频器系统，分频器系统包括：待分频处理的时钟电路、应用于第一方面提供的分频器模块以及供电电源；待分频处理的时钟电路输出待分频处理的频率信号，待分频处理的频率信号连接分频器模块，供电电源连接分频器模块以给分频器模块供电。
13.本实用新型的有益效果是：分频器模块的分频数可以灵活配置，分频器模块根据电路元件的工作频段对输入的待分频处理的高频信号进行分频，电路元件位于工作频段，使得输出信号的输出功率均衡，从而降低电路的功耗。并且分频器模块的电路结构简单以及体积小，因此分频器模块的封装体积也小
附图说明
14.为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
15.图1为本实用新型提供的一种分频器模块结构示意图；
16.图2为本实用新型提供的32分频单元电路示意图；
17.图3为本实用新型提供的65分频单元电路示意图；
18.图4为本实用新型提供的分频器系统结构示意图。
19.图标：10-分频器模块，100-分频单元，110-32分频单元，111-第一分频芯片，d0-第一控制引脚，d1-第二控制引脚，d2-第三控制引脚，d3-第四控制引脚，d4-第五控制引脚，d5-第六控制引脚，d6-第七控制引脚，r0
-ꢀ
第一电阻，r1-第二电阻，r2-第三电阻，r3-第四电阻，r4-第五电阻，r5
-ꢀ
第六电阻，r6-第七电阻，r7-第八电阻，l1-第一电感，c4-第一电容，120-65 分频单元，121-第二分频芯片，sw-第八控制引脚，mc-第九控制引脚，r9
-ꢀ
第九电阻，c6-第二电容，20-分频器系统，30-待分频处理的频率信号电路， 40-供电电源。
具体实施方式
20.下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述。
21.应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本申请的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
22.请参阅图1，图1为本申请实施例提供的一种分频器模块结构示意图。
23.分频器模块10包括：m个分频单元100，每两个分频单元100电连接，其中，m为大于1的整数；其中，在分频器模块10处理待分频处理的频率信号，每个分频单元100分频待分频处理的频率信号。每个分频单元100 均设置有输入端和输出端，第q-1个分频单元100的输出端与第q个分频单元100的输入端电连接。
24.可以理解到的是，一方面，常见的微处理器单元的处理能力基本都在几十mhz的频率范围，单个分频器件无法达到分频卫星通信频段中的高频信号使得微处理器可以控制处理的效果。另一方面，m个分频单元100级联分频的方式也能降低核心器件的工作负荷，延长使用寿命。
25.分频器模块10中包括一个以上的分频单元100，每两个分频单元100 电连接。容易理解的是，每两个分频单元100进行电连接，采取的连接方式可以为两个分频单元100中的一个分频单元100的输出端连接另一个分频单元100的输入端，也可以为两个分频单元100中每个分频单元100的输入端同时连接到待分频处理的频率信号，两个分频单元100中每个分频单元100的输出端与下一级的功放设备连接。可选地，本实用新型的分频器模块10中的m个分频单元100连接方式采用每个分频单元100均设置有输入端和输出端，第q-1个分频单元100的输出端与第q个分频单元100 的输入端电连接的方式实现多个分频单元100级联。
26.为了解决多个电路元件在不同的频段内功率不均衡导致输出功耗增加的技术问题，在本申请的实施例中，该分频器模块10包括：m个分频单元 100，每两个分频单元100电连接，其中，m为大于1的整数；其中，在分频器模块10处理待分频处理的频率信号，每个分频单元100分频待分频处理的频率信号。这m个分频单元100可以为核心元器件为同一元器件而组成m个相同分频比的分频单元100，也可以为核心元器件为不同元器件而组成m个不同分频比的分频单元100。
27.可选地，在本实施例中，在m个分频单元100中，至少有1个分频单元100的核心元器件与其他m-1个分频单元100的核心元器件不同，即至少有一个分频单元100的分频比与其他m-1个分频单元100的分频比不同。采用这种方式，既可以使得分频器模块10的分频范围在一个较宽的范围，也可以因后一级分频单元100处理经过前一级分频单元100分频后的信号的电路元件可以选择工作频率较低的模式而降低功耗。
28.以下将对分频器模块10中的m个分频单元100进行详细的说明。
29.分频器核心元件的选择不同可能会出现不同频段，不同分频比。基于卫星通信频段范围，以及卫星通信频段为高频信号的信号特点，将卫星通信频段中的高频信号分频成微处理器可以处理的频率内的信号，选择合适的分频器是非常重要的。
30.在本申请的实施例中，分频器模块10中的分频单元100包括32分频单元110和65分频单元120。
31.请参阅图2，图2为本实用新型提供一种32分频单元110的电路示意图。详细地，32
分频单元110包括：第一分频芯片111。第一分频芯片111 可以选择可处理高频信号的高频元器件。可选地，在本申请实施例中，选取选用microsemi公司的1到127可编程整数分频芯片uxn40m7k作为第一分频芯片111，该器件设计为0.5ghz到40ghz的工作范围，单端或者差分输入，互不干扰的控制线，采用4mm*4mm的封装极大的缩小了pcb的设计尺寸。
32.第一分频芯片111具有第一同相输入端和第一反相输入端，第一同相输入端连接第一待分频信号，第一反相输入端连接接地端；第一电阻r0，第一电阻r0具有相对的第一端和第二端，第一端与第一分频芯片111的第一控制引脚d0连接，第二端与供电电源40连接；第二电阻r1，第二电阻 r1具有相对的第三端和第四端，第三端与第一分频芯片111的第二控制引脚d1连接，第四端与供电电源40连接；第三电阻r2，第三电阻r2具有相对的五端和第六端，第五端与第一分频芯片111的第三控制引脚d2连接，第六端与供电电源40连接；第四电阻r3，第四电阻r3具有相对的第七端和第八端，第七端与第一分频芯片111的第四控制引脚d3连接，第八端与供电电源40连接；第五电阻r4，第五电阻r4具有相对的第九端和第十端，第九端与第一分频芯片111的第五控制引脚d4连接，第十端与供电电源40 连接；第六电阻r5，第六电阻r5具有相对的第十一端和第十二端，第十一端与第一分频芯片111的第六控制引脚d5连接，第十二端与供电电源40 连接；第七电阻r6，第七电阻r6具有相对的第十三端和第十四端，第十三端与第一分频芯片111的第七控制引脚d6连接，第十四端与供电电源40 连接；第一待分频信号控制第一控制引脚d0、第二控制引脚d1、第三控制引脚d2、第四控制引脚d3、第五控制引脚d4、第六控制引脚d5和第七控制引脚d6的引脚状态来确定32分频单元110的分频数n1，其中，n1为大于0且小于128的整数。
33.uxn40m7k通过第一控制引脚d0、第二控制引脚d1、第三控制引脚d2、第四控制引脚d3、第五控制引脚d4、第六控制引脚d5、第七控制引脚d6 来确定32分频单元110的分频数n1，将使用以下公式来确定32分频单元 110的分频数n1，其中，n1＝1是将所有位设置为0。
34.分频器分频数＝n＝p0*20+p1*21+p2*22+
…
+p0*2635.其中，32分频单元110的第一控制引脚d0、第二控制引脚d1、第三控制引脚d2、第四控制引脚d3、第五控制引脚d4、第六控制引脚d5、第七控制引脚d6的引脚状态通过cmos电平驱动来控制。pi为对应ri引脚逻辑状态的高低电平值，其关系具体如下：
36.逻辑状态p
i
最小典型值最大1(高)vcc-1.3vvccvcc0(低)veeveevee+0.8v
37.其中，表中的vcc表示供电电源40供给的供电电压，vee为负电源电压。
38.通过上述的公式，可以容易地知道，n1的取值范围为大于等于1且小于等于127。因此，32分频单元110的分频数范围可以在0至128内。
39.可选地，第一分频芯片111具有第一同相输出端，32分频单元110还包括：偏置电路，偏置电路包括第八电阻r7和第一电感l1，第八电阻r7 具有相对的十五端和十六端，第一电感l1具有相对的十七端和十八端，十五端与供电电源40连接，十六端与十七端连接，十八端与第一同相输出端连接。
40.32分频单元110包括：第一电容c4，第一电容c4具有相对的十九端和二十端，第一同相输出端与十九端连接，并且十九端也与第一电感l1的十八端连接，二十端的端口为32分频单元110的输出端。
41.特别地，在第一分频芯片111的第一控制引脚d0、第二控制引脚d1、第三控制引脚d2、第四控制引脚d3、第五控制引脚d4、第六控制引脚d5、第七控制引脚d6中任意引脚未接入有高低电平控制的电路时，与第一控制引脚d0、第二控制引脚d1、第三控制引脚d2、第四控制引脚d3、第五控制引脚d4、第六控制引脚d5、第七控制引脚d6分别连接的第一电阻r0、第二电阻r1、第三电阻r2、第四电阻r3、第五电阻r4、第六电阻r5和第七电阻r6另一端连接接地端。
42.与第一控制引脚d0、第二控制引脚d1、第三控制引脚d2、第四控制引脚d3、第五控制引脚d4、第六控制引脚d5、第七控制引脚d6分别连接的第一电阻r0、第二电阻r1、第三电阻r2、第四电阻r3、第五电阻r4、第六电阻r5和第七电阻r6可以防止第一控制引脚d0、第二控制引脚d1、第三控制引脚d2、第四控制引脚d3、第五控制引脚d4、第六控制引脚d5、第七控制引脚d6中至少任意两个控制引脚的输入为静态且具有相同的直流电压时可能引起的自激振荡现象。
43.第一电阻r0、第二电阻r1、第三电阻r2、第四电阻r3、第五电阻r4、第六电阻r5和第七电阻r6的电阻值使得在任一控制引脚的输入上产生小的直流偏移就可以防止可能的振荡。可选地，在本申请实施例中，第一电阻r0、第二电阻r1、第三电阻r2、第四电阻r3、第五电阻r4、第六电阻 r5和第七电阻r6的电阻值为10kω。
44.请参阅图3，图3为本实用新型提供一种65分频单元120的电路示意图。详细地，65分频单元120包括：第二分频芯片121。可选地，第二分频芯片121采用motorola公司2ghz双模预分频器mc12034a。双模预分频器mc12034a设计为0.5ghz到2ghz的工作频率，第二分频芯片121具有第八控制引脚sw和第九控制引脚mc，第八控制引脚sw和第九控制引脚mc的引脚状态共同控制65分频单元120的分频数n2,其中，n2为32，33，64 和65中的任一一个数。通过设置mc12034a的第八控制引脚sw和第九控制引脚mc的状态来控制分频比，其关系如下表所示：
[0045][0046][0047]
其中：第八控制引脚swsw:h＝vcc，l＝open。其中，vcc表示供电电源40供给的供电电压，open表示引脚悬空。可选地，第八控制引脚swsw 的逻辑l可以通过引脚接地施加，但是由于增加功耗，因此，在本申请实施例中采用引脚悬空表示第八控制引脚swsw的逻辑l。第九控制引脚mcmc： h＝2v到vcc，l＝gnd到0.8v，gnd表示接地。
[0048]
第二分频芯片121具有第二输出端，65分频单元120还包括：滤波电路，滤波电路包括第九电阻r9和第二电容c6，第九电阻r9具有相对的二十一端和二十二端，第二电容c6具有相对的二十三端和二十四端，第九电阻r9和第二电容c6平行设置，二十一端与第二输出端连接，二十三端与第二输出端连接，二十二端与所接地端连接，二十四端与接地端连接，经过二十三端的输出端口为65分频单元120的输出端。
[0049]
假设，分频器模块10中有2个分频单元，即m为2。作为第一种可能的实现方式，2个分频单元中的一个分频单元是32分频单元110，另一个是65分频单元120。32分频单元110和65分频单元120之间的级联关系可以为：32分频单元110的输出端连接65分频单元120的输入端，也可以为65分频单元120的输出端连接32分频单元110的输入端。可选地，在本申请实施例中，基于选取的32分频单元110为可以处理高频信号的高频元器件，以及65分频单元120可以处理的频段范围，采用32分频单元110 的输出端连接65分频单元120的输入端的级联方式对待分频处理的频率信号进行连接。因65分频单元120输入端的信号已经经过前一级的32分频单元110分频处理，频率降低，所以第二级分频芯片可选择工作频率较低的模式控制输入与标准的cmos和ttl兼容，低功耗。
[0050]
分频器模块10中32分频单元110的最大分频数可以为127，分频器模块10中65分频单元120的最大分频数可以为65，那么，通过分频器模块 10可以达到的最大分频数为127*65＝8255。
[0051]
容易理解的是，作为第二种可能的实现方式，当待分频处理的频率信号需要超过8255的分频数时，2个分频单元均为32分频单元110。将两个 32分频单元110进行级联，那么，最大分频数可以达到为127*127＝16129。
[0052]
作为第三种可能的实现方式，当待分频处理的频率信号频段位于65分频单元120的工作频率时，可以将两个65分频单元120进行级联，既可以有较大的分频数，也可降低功耗。
[0053]
待分频处理的频率信号输入32分频单元110，待分频处理的频率信号经过32分频单元110分频后，经过第一次分频的频率信号输入到65分频单元120，65分频单元120再次分频。通过32分频单元110和65分频单元120共同对待分频处理的频率信号分频，使得待分频处理的频率信号位于预设频段内。
[0054]
请参阅图4，图4为本实用新型提供的一种分频器系统20结构示意图。本申请一些可能的实施例提供了一种分频器系统20，分频器系统20包括：待分频处理的频率信号电路30、分频器模块10以及供电电源40；待分频处理的频率信号电路30输出待分频处理的频率信号，待分频处理的频率信号连接分频器模块10，供电电源40连接分频器模块10以给分频器模块10 供电。
[0055]
需要说明的是，由于所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统和模块的具体工作，在此不做赘述。
[0056]
综上所述，本申请实施例提供了一种分频器模块，分频器模块包括：m 个分频单元，每两个分频单元电连接，其中，m为大于1的整数；其中，每个分频单元分频待分频处理的频率信号。分频器模块简化了电路结构，减小pcb的尺寸、直流功耗以及制造成本。分频器模块可以处理高频信号，分频器模块将待分频处理的频率信号的频率控制在电路元件的工作频率内，使得电路元件的输出功率均衡，从而降低功耗。
[0057]
以上所述，仅为本实用新型的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本实用新型的保护范围之内。因此，本实用新型的保护范围应所述以权利要求的保护范围为准。