半导体电路的制作方法

半导体电路
1.相关申的交叉引用
2.本申要求于2020年11月9日在韩国知识产权局提交的韩国专利申请no.10-2020-0148305的优先权，其公开内容以引用方式全文并入本文中。
技术领域
3.一些示例实施例涉及半导体电路。


背景技术：

4.诸如soc(片上系统)、处理器和/或存储器装置的半导体集成电路需要/使用时钟信号。为了生成特定频率的时钟信号，通常使用对输入时钟信号的频率进行分频的时钟分频器。
5.然而，通常，在由时钟分频器生成的时钟信号中存在偏斜。例如，由时钟分频器生成的时钟信号易受偏斜和/或延迟的影响。结果，时钟信号可能具有差的抖动特性。因此，消除(或减小)时钟信号的偏斜以改善抖动特性的去偏斜电路可与时钟分频器一起使用。


技术实现要素：

6.一些示例实施例提供了一种半导体电路，其中，输入时钟信号的偏斜被去除或减小以实现高速操作和/或减小电路图的复杂度。
7.根据一些示例实施例，一种半导体电路可包括：第一触发器，其被配置为响应于反相输入时钟信号输出第一输入数据作为第一输出信号；第二触发器，其被配置为响应于输入时钟信号输出第二输入数据作为第二输出信号；无毛刺电路，其被配置为接收反相输入时钟信号、输入时钟信号、第一输出信号和第二输出信号，并且基于反相输入时钟信号、输入时钟信号、第一输出信号和第二输出信号来确定节点的电压电平；以及反相器，其被配置为输出通过将由无毛刺电路确定的节点的电压电平反相而获得的输出时钟信号。无毛刺电路不包括具有连接到节点的栅极的晶体管。
8.根据一些示例实施例，一种半导体电路可包括：第一触发器，其被配置为响应于反相输入时钟信号输出第一输入数据作为第一输出信号；第二触发器，其被配置为响应于输入时钟信号输出第二输入数据作为第二输出信号；第一晶体管和第二晶体管，其被配置为向节点提供电源电压并且彼此串联连接；第三晶体管和第四晶体管，其与第一晶体管和第二晶体管并联连接并且被配置为向节点提供电源电压，并且彼此串联连接；第五晶体管和第六晶体管，其被配置为向节点提供地电压并且彼此串联连接；第七晶体管和第八晶体管，其与第五晶体管和第六晶体管并联连接并且被配置为向节点提供地电压，并且彼此串联连接；以及反相器，其与节点连接并且被配置为输出通过将节点的电压电平反相而获得的输出时钟信号。第一晶体管和第六晶体管被选通到反相输入时钟信号的电压电平，第二晶体管和第七晶体管被选通到第一输入数据的电压电平，第三晶体管和第八晶体管被选通到输入时钟信号的电压电平，第四晶体管和第五晶体管被选通到第二输入数据的电压电平。
9.根据一些示例实施例，一种半导体电路可包括：第一触发器，其被配置为响应于反相输入时钟信号输出第一输入数据作为第一输出信号；第二触发器，其被配置为响应于输入时钟信号输出第二输入数据作为第二输出信号；无毛刺电路，其被配置为响应于反相输入时钟信号的电压电平是第一逻辑电平，基于第二输出信号的电压电平来确定节点的电压电平，并且响应于反相输入时钟信号的电压电平是第二逻辑电平，基于第一输出信号的电压电平来确定节点的电压电平；以及反相器，其被配置为输出通过将所确定的节点的电压电平反相而获得的输出时钟信号。
10.然而，本发明构思的方面不限于本文阐述的一个方面。通过参照下面给出的本发明构思的详细描述，本发明构思的上述和其它方面对于本发明构思所属领域的普通技术人员将变得更加显而易见。
附图说明
11.通过参照附图详细描述本发明构思的示例性实施例，本发明构思的上述和其它方面和特征将变得更加显而易见，在附图中：
12.图1是示出根据一些示例实施例的半导体电路的框图；
13.图2是图1的电路图；
14.图3是图1的电路图；
15.图4是根据一些示例实施例的半导体电路的电路图；
16.图5是用于解释根据一些示例实施例的半导体电路的操作的时序图；
17.图6是用于解释根据一些示例实施例的半导体电路的操作的时序图；
18.图7是用于解释根据一些示例实施例的半导体电路的框图；
19.图8是图7的电路图；
20.图9是根据一些示例实施例的半导体电路的电路图；
21.图10是根据一些示例实施例的半导体电路的电路图；
22.图11是用于解释图10的半导体电路的操作的示图；
23.图12是示出根据一些示例实施例的包括半导体电路的半导体集成电路装置的框图；以及
24.图13是根据一些示例实施例的包括半导体电路的soc系统的框图。
具体实施方式
25.图1是示出根据一些示例实施例的半导体电路的框图。图2和图3是图1的电路图。
26.参照图1至图3，半导体电路1可包括第一触发器10、第二触发器20、无毛刺电路30以及输出电路40。
27.第一触发器10可响应于反相输入时钟信号clkinb锁存第一输入数据data1并输出第一输出信号sig1。第一输入数据data1、第一输出信号sig1和反相输入时钟信号clkinb中的每一个可以是电压信号。第一输入数据data1可被输入到第一触发器10的输入端，反相输入时钟信号clkinb可被输入到时钟端，第一输出信号sig1可被输出到输出端。第一触发器10可以是例如d触发器、d-q触发器或s-r触发器；然而，示例实施例不限于此。第一触发器10可在反相输入时钟信号clkinb的上升沿(正沿)处被触发。
28.第二触发器20可响应于输入时钟信号clkin锁存第二输入数据data2并输出第二输出信号sig2。第二输入数据data2、第二输出信号sig2和输入时钟信号clkin中的每一个可以是电压信号。第二输入数据data2可被输入到第二触发器20的输入端，输入时钟信号clkin可被输入到时钟端，第二输出信号sig2可被输出到输出端。第二触发器20可以是例如d触发器、d-q触发器或s-r触发器，并且可以是与第一触发器10的类型相同或不同的类型；然而，示例实施例不限于此。第二触发器20可在输入时钟信号clkin的上升沿处被触发。
29.第一输入数据data1和第二输入数据data2可以是相同的数据或者可以是彼此不同的数据。第一输入数据data1和第二输入数据data2可以是例如从时钟分频器输出的数据。例如，第一输入数据data1和第二输入数据data2可以是通过对输入时钟信号clkin进行分频获得的数据。
30.参照图3，反相器5可将输入时钟信号clkin反相以输出反相输入时钟信号clkinb。
31.无毛刺电路30可仅包括被选通到反相输入时钟信号clkinb的电压电平、输入时钟信号clkin的电压电平、第一输出信号sig1的电压电平以及第二输出信号sig2的电压电平的晶体管。例如，无毛刺电路30可不包括被选通到节点nd的电压电平的晶体管。例如，无毛刺电路30可仅包括四个晶体管。例如，无毛刺电路30可仅由反相输入时钟信号clkinb、输入时钟信号clkin、第一输出信号sig1和第二输出信号sig2控制。例如，无毛刺电路30可不具有包括连接到节点nd或直接连接到节点nd的栅极的晶体管。例如，无毛刺电路30中可包括多个晶体管；然而，包括在无毛刺电路30中的晶体管中没有一个晶体管的栅极连接至节点nd。无毛刺电路30可输出节点nd的电压电平。
32.结果，无毛刺电路30可根据反相输入时钟信号clkinb、输入时钟信号clkin、第一输出信号sig1以及第二输出信号sig2来确定节点nd的电压电平。
33.在根据一些示例实施例的半导体电路中，无毛刺电路30可包括第一晶体管到第八晶体管pt1、pt2、pt3、pt4、nt1、nt2、nt3和nt4。第一晶体管pt1到第四晶体管pt4中的每一个可以是pmos晶体管，并且四个晶体管nt1到nt4中的每一个可以是nmos晶体管；然而，示例实施例不限于此。
34.第一晶体管pt1可被选通到反相输入时钟信号clkinb的电压电平(例如，可具有连接到反相输入时钟信号clkinb的电压电平的栅极/可通过反相输入时钟信号clkinb的电压电平导通或启用)，以向第二晶体管pt2提供电源电压。第二晶体管pt2可与第一晶体管pt1串联连接，并被选通到第一输出信号sig1的电压电平(例如，具有连接到第一输出信号sig1的电压电平的栅极/可通过第一输出信号sig1的电压电平导通或启用)，以向节点nd提供电源电压。
35.第三晶体管pt3可被选通到输入时钟信号clkin的电压电平(例如，可具有连接到输入时钟信号clkin的电压电平的栅极/可通过输入时钟信号clkin的电压电平导通或启用)，以向第四晶体管pt4提供电源电压。第四晶体管pt4可与第三晶体管pt3串联连接，并被选通到第二输出信号sig2的电压电平(例如，具有连接到第二输出信号sig2的电压电平的栅极/可通过第二输出信号sig2的电压电平导通或启用)，以向节点nd提供电源电压。第三晶体管pt3和第四晶体管pt4可与第一晶体管pt1和第二晶体管pt2并联连接。
36.第六晶体管nt2可被选通到反相输入时钟信号clkinb的电压电平(例如，可具有连接到反相输入时钟信号clkinb的电压电平的栅极)，以向第五晶体管nt1提供地电压。第五
晶体管nt1可与第六晶体管nt2串联连接，并被选通到第二输出信号sig2的电压电平(例如，具有连接到第二输出信号sig2的电压电平的栅极)，以向节点nd提供地电压。
37.第八晶体管nt4可被选通到输入时钟信号clkin的电压电平(例如，可具有连接到输入时钟信号clkin的电压电平的栅极)，以向第七晶体管nt3提供地电压。第七晶体管nt3可与第八晶体管nt4串联连接，并被选通到第一输出信号sig1的电压电平(例如，具有连接到第一输出信号sig1的电压电平的栅极)，以向节点nd提供地电压。第七晶体管nt3和第八晶体管nt4可与第五晶体管nt1和第六晶体管nt2并联连接。当晶体管被选通到一电压电平时，当该电压电平具有足够的幅度(例如，大于晶体管的阈值电压)时，晶体管可被导通或启用。当晶体管未被选通到节点时，晶体管可不基于节点的电压电平被导通或启用。
38.在一些示例实施例中，第一晶体管至第四晶体管pt1、pt2、pt3和pt4以及第五晶体管至第八晶体管nt1、nt2、nt3和nt4可以是不同类型的晶体管。例如，第一晶体管至第四晶体管pt1、pt2、pt3和pt4可以是p型晶体管(例如，pmos晶体管)，并且第五晶体管至第八晶体管nt1、nt2、nt3和nt4可以是n型晶体管(例如，nmos晶体管)。此外，第一晶体管pt1至第四晶体管pt4中的每一个的物理特性和/或电特性(诸如阈值电压和/或栅极长度和/或栅极宽度)可彼此相同或不同；另外或可替代地，第五晶体管nt1至第八晶体管nt4中的每一个的物理特性和/或电特性(诸如阈值电压和/或栅极长度和/或栅极宽度)可彼此相同或不同。
39.因此，当反相输入时钟信号clkinb的电压电平为第二逻辑电平时(例如，当输入时钟信号clkin的电压电平为第一逻辑电平时)，无毛刺电路30可根据第一输出信号sig1的电压电平(例如，不根据第二输出信号sig2的电压电平)确定节点nd的电压电平。当第一输出信号sig1的电压电平为第一逻辑电平时，第七晶体管nt3和第八晶体管nt4可向节点nd提供地电压，并且节点nd的电压电平可以是第二逻辑电平。当第一输出信号sig1的电压电平为第二逻辑电平时，第一晶体管pt1和第二晶体管pt2可向节点nd提供电源电压，节点nd的电压电平可为第一逻辑电平。
40.当反相输入时钟信号clkinb的电压电平为第一逻辑电平时(例如，当输入时钟信号clkin的电压电平为第二逻辑电平时)，无毛刺电路30可根据第二输出信号sig2的电压电平(例如，不根据第一输出信号sig1的电压电平)确定节点nd的电压电平。当第二输出信号sig2的电压电平为第一逻辑电平时，第五晶体管nt1和第六晶体管nt2可向节点nd提供地电压，并且节点nd的电压电平可为第二逻辑电平。当第二输出信号sig2的电压电平为第二逻辑电平时，第三晶体管pt3和第四晶体管pt4可向节点nd提供电源电压，并且节点nd的电压电平可为第一逻辑电平。
41.这里，第一逻辑电平可以是逻辑高(例如，大于nmos晶体管的阈值电压)，并且第二逻辑电平可以是逻辑低(例如，小于nmos晶体管的阈值电压)。
42.例如，当反相输入时钟信号clkinb的电压电平为第二逻辑电平时(并且当输入时钟信号clkin的电压电平为第一逻辑电平时)，无毛刺电路30可向节点nd输出反相的第一输出信号sig1。当反相输入时钟信号clkinb的电压电平为第一逻辑电平时(并且当输入时钟信号clkin的电压电平为第二逻辑电平时)，无毛刺电路30可向节点nd输出反相的第二输出信号sig2。
43.输出电路40可例如实施为反相器g0。反相器g0可接收节点nd的电压电平的输入，并输出具有反相的电压电平的输出时钟信号clkout。反相器g0可以是具有串联布置在电源
和接地电源之间的两个晶体管的cmos反相器；然而，示例实施例不限于此。
44.因此，当由无毛刺电路30和输出电路40反相的反相输入时钟信号clkinb的电压电平为第二逻辑电平时(例如，当输入时钟信号clkin的电压电平为第一逻辑电平时)，第一输出信号sig1可被输出为输出时钟信号clkout。当反相输入时钟信号clkinb的电压电平为第一逻辑电平时(例如，当输入时钟信号clkin的电压电平为第二逻辑电平时)，第二输出信号sig2可被输出为输出时钟信号clkout。这将在下面参照图5详细描述。
45.图4是根据一些示例实施例的半导体电路的电路图。为了便于解释，将主要描述与参照图1至图3描述的那些的不同之处。
46.参照图4，根据一些示例实施例的半导体电路2还可包括波形发生器60。
47.波形发生器60可接收输入时钟信号clkin的输入，以输出第一输入数据data1和第二输入数据data2。波形发生器60可对输入时钟信号clkin进行分频并输出第一输入数据data1和第二输入数据data2。例如，第一输入数据data1的周期和第二输入数据data2的周期可以是输入时钟信号clkin的周期的大约n倍(其中n是自然数)。
48.图5是用于解释根据一些示例实施例的半导体电路的操作的时序图。
49.参照图1至图5，第一输入数据data1和第二输入数据data2是通过对输入时钟信号clkin进行分频获得的数据/对应于通过对输入时钟信号clkin进行分频获得的数据，并且可包括偏斜，例如，可具有不与时钟信号clkin的边沿对齐的边沿。第一输入数据data1和第二输入数据data2可以是通过将输入时钟信号clkin二分频获得的数据。第一输入数据data1的周期(例如，其波长)和第二输入数据data2的周期可以是输入时钟信号clkin的周期w(例如，其波长)的大约两倍。
50.第一输入数据data1和第二输入数据data2可具有相同的波形。第一输入数据data1和第二输入数据data2的占空比可以是大约50％。第一输入数据data1和第二输入数据data2可从波形发生器60生成，但是示例实施例不限于此。
51.第一触发器10在反相输入时钟信号clkinb的上升沿时间点t1、t3、t5、t7和t9处被触发，并且可输出第一输入数据data1作为第一输出信号sig1。第一触发器10可将第一输入数据data1延迟反相输入时钟信号clkinb的周期的大约1/2倍，以输出第一输出信号sig1。由于第一触发器10响应于反相输入时钟信号clkinb输出第一输出信号sig1，所以第一输出信号sig1的偏斜可从第一输入数据data1的偏斜减少/稍微减少。
52.第二触发器20在输入时钟信号clkin的上升沿时间点t0、t2、t4、t6和t8处被触发，并且可输出第二输入数据data2作为第二输出信号sig2。第二触发器20可将第二输入数据data2延迟输入时钟信号clkin的周期的大约1倍，以输出第二输出信号sig2。由于第二触发器20响应于输入时钟信号clkin输出第二输出信号sig2，所以第二输出信号sig2的偏斜可从第二输入数据data2的偏斜减少/稍微减少。
53.在输入时钟信号clkin是第一逻辑电平并且反相输入时钟信号clkinb是第二逻辑电平的间隔t0-t1、t2-t3、t4-t5、t6-t7和t8-t9处，第一晶体管pt1和第八晶体管nt4可被导通，第三晶体管pt3和第六晶体管nt2可被截止。因此，此时，当第一输出信号sig1为第二逻辑电平时，第二晶体管pt2可被导通，并且第七晶体管nt3可被截止。结果，电源电压可被提供给节点nd。当第一输出信号sig1为第一逻辑电平时，第二晶体管pt2可被截止，并且第七晶体管nt3可被截止。因此，地电压可被施加到节点nd。在输入时钟信号clkin是第一逻辑电
平并且反相输入时钟信号clkinb是第二逻辑电平的间隔t0-t1、t2-t3、t4-t5、t6-t7和t8-t9处，节点nd的信号可以是反相的第一输出信号sig1。
54.在输入时钟信号clkin处于第二逻辑电平并且反相输入时钟信号clkinb处于第一逻辑电平的间隔t1-t2、t3-t4、t5-t6和t7-t8处，第一晶体管pt1和第八晶体管nt4可被截止，第三晶体管pt3和第六晶体管nt2可被导通。此时，当第二输出信号sig2处于第二逻辑电平时，第四晶体管pt4可被导通，并且第五晶体管nt1可被截止。因此，电源电压可被提供给节点nd。当第二输出信号sig2为第一逻辑电平时，第四晶体管pt4可被截止，第五晶体管nt1可被导通。结果，地电压可被提供给节点nd。
55.输出电路40可将节点nd的信号反相以输出输出时钟信号clkout。结果，输出时钟信号clkout的极性可与输入时钟信号clkin的极性匹配，输入时钟信号clkin被二分频，并且可输出周期为输入时钟信号clkin的周期w的两倍的2w的输出时钟信号clkout。
56.总之，在输入时钟信号clkin是第一逻辑电平并且反相输入时钟信号clkinb是第二逻辑电平的间隔t0-t1、t2-t3、t4-t5、t6-t7和t8-t9处，第一输出信号sig1可被输出为输出时钟信号clkout。在输入时钟信号clkin是第二逻辑电平并且反相输入时钟信号clkinb是第一逻辑电平的间隔t1-t2、t3-t4、t5-t6和t7-t8处，第二输出信号sig2可被输出为输出时钟信号clkout。例如，在第一输出信号sig1和第二输出信号sig2中没有偏斜或具有小偏斜的信号可以以输入时钟信号clkin的周期的2倍的周期被输出为输出时钟信号clkout。因此，根据一些示例实施例的半导体电路可输出去除或减少了上升沿的偏斜和/或下降沿的偏斜的输出时钟信号clkout，并且可防止或减少毛刺的可能性和/或数量。
57.另外或可替代地，根据一些示例实施例的半导体电路可仅包括选通到输入时钟信号clkin的电压电平的晶体管、选通到反相输入时钟信号clkinb的电压电平的晶体管、选通到第一输出信号sig1的电压电平的晶体管、选通到第二输出信号sig2的电压电平的晶体管、以及将节点nd的信号反相的一个反相器g0，并且可不包括选通到节点nd的晶体管。因此，由于根据一些示例实施例的半导体电路仅由四个信号控制并且/或者不使用逻辑操作信号，所以时序控制可更方便。另外或可替代地，由于半导体电路包括较少数量的元件，所以可降低电路的复杂性。
58.图6是用于解释根据一些示例实施例的半导体电路的操作的时序图。为了便于解释，将主要描述与参照图1至图5描述的那些的不同之处。
59.参照图1至图4以及图6，第一输入数据data1和第二输入数据data2可以是通过将输入时钟信号clkin二分频获得的数据。第一输入数据data1的周期和第二输入数据data2的周期可以是输入时钟信号clkin的周期w的三倍或大约三倍。
60.第一输入数据data1和第二输入数据data2可具有彼此不同的波形。第一输入数据data1的占空比和第二输入数据data2的占空比可彼此不同。第一输入数据data1和第二输入数据data2可从波形发生器60产生，但不限于此。
61.在根据一些示例实施例的半导体电路中，在第一输出信号sig1和第二输出信号sig2中没有偏斜的信号可以以输入时钟信号clkin的周期的3倍的周期被输出为输出时钟信号clkout。因此，根据一些示例实施例的半导体电路可输出周期为输入时钟信号clkin的周期w的三倍的3w的输出时钟信号clkout，并且在该输出时钟信号clkout中，上升沿的偏斜和/或下降沿的偏斜被去除或减小。
62.图7是用于解释根据一些示例实施例的半导体电路的框图。图8是图7的电路图。为了便于解释，将主要描述与参照图1至图6描述的那些的不同之处。
63.参照图7和图8，根据一些示例实施例的半导体电路还可包括放置在无毛刺电路30和输出电路40之间的保持器电路50。
64.当反相输入时钟信号clkinb的电压电平转变到另一逻辑电平时，保持器电路50可充当缓冲器。例如，当输入时钟信号clkin的电压电平从第一逻辑电平转变为第二逻辑电平的第一时间点与反相输入时钟信号clkinb的电压电平根据输入时钟信号clkin的转变从第二逻辑电平转变为第一逻辑电平的第二时间点不同时，保持器电路50可校正节点nd在第一时间点与第二时间点之间的信号。
65.在根据一些示例实施例的半导体电路中，保持器电路50可包括第九晶体管至第十二晶体管pt5、pt6、nt5和nt6。晶体管pt5和pt6可以是具有相同或不同的物理特性和/或电特性(诸如阈值电压和/或栅极长度和/或栅极宽度)的p型(例如，pmos)晶体管，并且晶体管nt5和nt6可以是具有相同或不同的物理特性和/或电特性(诸如阈值电压和/或栅极长度和/或栅极宽度)的n型(例如，nmos)晶体管；然而，示例实施例不限于此。
66.第九晶体管pt5可被选通到第二输出信号sig2的电压电平，以向第十晶体管pt6提供电源电压。第十晶体管pt6可与第九晶体管pt5串联连接，并被选通到第一输出信号sig1的电压电平，以向节点nd提供电源电压。第九晶体管pt5和第十晶体管pt6可与第三晶体管pt3和第四晶体管pt4并联连接。
67.第十二晶体管nt6可被选通到第二输出信号sig2的电压电平以向第十一晶体管nt5提供地电压。第十一晶体管nt5可与第十二晶体管nt6串联连接，并被选通到第一输出信号sig1的电压电平以向节点nd提供地电压。第十一晶体管nt5和第十二晶体管nt6可与第七晶体管nt3和第八晶体管nt4并联连接。
68.在一些示例实施例中，第九晶体管pt5和第十晶体管pt6以及第十一晶体管nt5和第十二晶体管nt6可以是彼此不同类型的晶体管。例如，第九晶体管pt5和第十晶体管pt6可以是p型晶体管，并且第十一晶体管nt5和第十二晶体管nt6可以是n型晶体管。晶体管pt1至pt6的栅极或晶体管nt1至nt6的栅极可都不连接到节点nd。
69.图9是根据一些示例实施例的半导体电路的电路图。为了便于解释，将主要描述与参照图1至图8描述的那些的不同之处。
70.参照图9，根据一些示例实施例的半导体电路3可不包括输出电路。结果，半导体电路3可输出与输入时钟信号clkin的极性不同的反相输出时钟信号clkoutn。
71.图10是根据一些示例实施例的半导体电路的电路图。图11是用于解释图10的半导体电路的操作的示图。为了便于解释，将主要描述与参照图1至图8描述的那些的不同之处。
72.参照图10，在根据一些示例实施例的半导体电路4中，第一触发器10和第二触发器20可包括复位端和设置端；例如，第一触发器10和第二触发器20可以是s-r触发器。
73.参照图11，第一触发器10可接收设置信号的输入，并且第二触发器20可接收复位信号的输入。
74.第一触发器10可响应于设置信号输出电压电平是第一逻辑电平h的第一输出信号sig1。第二触发器20可响应于复位信号输出电压电平是第二逻辑电平l的第二输出信号sig2。因此，第二晶体管pt2、第五晶体管nt1、第十晶体管pt6和第十二晶体管nt6可截止，第
四晶体管pt4、第七晶体管nt3、第九晶体管pt5和第十一晶体管nt5可导通。因此，第三晶体管pt3和第八晶体管nt4的导通/截止根据输入时钟信号clkin的电压电平来控制，并且可确定节点nd的电压电平。当输入时钟信号clkin是第一逻辑电平时，第八晶体管nt4可被导通以向节点nd提供地电压。当输入时钟信号clkin是第二逻辑电平时，第三晶体管pt3可被导通以向节点nd提供电源电压。因此，半导体电路4可将输入时钟信号clkin旁路，并将输入时钟信号clkin输出为输出时钟信号clkout。
75.示例实施例不限于上述那些。此外，参照上述附图描述的示例实施例不一定是相互排斥的。例如，一些示例实施例可包括与一个附图相关联并且针对一个附图描述的特征，并且还可包括与另一附图相关联并且针对另一附图描述的特征。
76.图12是示出根据一些示例实施例的包括半导体电路的半导体集成电路装置的框图。
77.参照图12，根据一些示例实施例的半导体电路100可包括半导体电路(去偏斜电路)110和逻辑电路120。
78.半导体电路110可接收输入时钟信号clkin的输入以输出输出时钟信号clkout。半导体电路110可以是根据上述一些示例实施例的半导体电路之一。
79.逻辑电路120可接收从半导体电路110输出的输出时钟信号clkout的输入。逻辑电路120可基于输出时钟信号clkout进行操作。
80.逻辑电路120可包括多个逻辑电路，诸如逻辑门和/或多路复用电路和/或反相器和/或解码器电路。多个逻辑电路中的每一个从半导体电路110接收输出时钟信号clkout的输入，并且可基于输出时钟信号clkout进行操作。每个输出时钟信号clkout可为彼此不同的时钟信号。
81.图13是根据一些示例实施例的包括半导体电路的soc系统的框图。
82.参照图13，根据一些示例实施例的包括半导体电路的soc系统1000可包括应用处理器1001和dram 1060。
83.应用处理器1001可包括中央处理单元(cpu)1010、多媒体系统1020、总线(多级互连总线)1030、存储器系统1040和外围电路(外围)1050。
84.中央处理单元1010可执行驱动soc系统1000所需的操作。在本发明构思的一些示例实施例中，中央处理单元1010可被配置在包括多个核的多核环境中。
85.多媒体系统1020可用于在soc系统1000中执行各种多媒体功能。多媒体系统1020可包括3d引擎模块、视频编解码器、显示系统、相机系统、后处理器等中的至少一个。
86.总线1030可由中央处理单元1010、多媒体系统1020、存储器系统1040和外围电路1050使用以执行彼此的数据通信。在本发明构思的一些示例实施例中，这样的总线1030可具有多层结构。例如，作为这样的总线1030的示例，可使用多层ahb(多层高级高性能总线)和/或多层axi(多层高级可扩展接口)。然而，本发明构思不限于此。
87.存储器系统1040可提供将应用处理器1001连接到外部存储器(例如，dram 1060)以执行高速操作所需的环境。在本公开的一些示例实施例中，存储器系统1040还可包括用于控制外部存储器(例如，dram 1060)的另一控制器(例如，dram控制器)。
88.外围电路1050可提供将soc系统1000平滑地连接到外部装置(例如，主板)所需的环境。结果，外围电路1050可设置有使连接到soc系统1000的外部装置兼容的各种接口。
89.dram 1060可用作应用处理器1001操作所需的操作存储器。在本发明的一些示例实施例中，dram 1060可如图所示放置在应用处理器1001外部。例如，dram 1060可以以pop(层叠封装)的形式与应用处理器1001封装在一起。
90.soc系统1000的组件中的至少一个可采用根据上述一些示例实施例的半导体电路中的任何一个。
91.以上公开的任何或所有元件可包括处理电路或在处理电路中实现，处理电路诸如包括逻辑电路的硬件、硬件/软件组合(诸如执行软件的处理器)、或它们的组合。例如，处理电路更具体地可包括但不限于中央处理单元(cpu)、算术逻辑单元(alu)、数字信号处理器、微型计算机、现场可编程门阵列(fpga)、片上系统(soc)、可编程逻辑单元、微处理器、专用集成电路(asic)等。
92.在总结详细描述时，本领域普通技术人员将理解，在基本上不偏离本发明构思的原理的情况下，可对示例实施例进行许多变化和修改。因此，本发明构思的示例实施例仅在一般和描述性的意义上使用，而不是出于限制的目的。