延时器的制作方法

电流转换电路。
21.进一步地，所述第一反相电路为比较器，所述比较器的一个输入端连接到所述电容的第一端，另一个输入端输入反相阈值电压。
22.进一步地，所述第一反相电路为施密特触发器。
23.进一步地，所述延时器的延时时间由所述第一电流源和所述第二电流源的电流值以及所述电容的电容值决定。
24.进一步地，所述第一电流源和所述第二电流源的电流值相同或不同。
25.进一步地，所述延时器形成在集成电路中。
26.进一步地，所述上拉电压端的电压被设置为大于所述第一反相电路的阈值电压。
27.本发明实施例的技术方案通过电流源和电容的串联结构结合控制电路，根据输入信号的不同状态(高电平或低电平)来改变电容在电路中的拓扑关系，从而可以在输入信号跳变后，通过电容电压的充放电计时，同时，通过将用作缓冲电路的反相电路的接地端连接到电容的一端而非参考地，从而可以将上拉电压(电源电压)引入影响延时时间，从而减小反相电路固有的阈值电压的波动对于延时器延时时间的精度的负面影响。本发明实施例的延时器的电路结构简单，元件数量少，并具有较高的延时精度。
附图说明
28.通过以下参照附图对本发明实施例的描述，本发明的上述以及其它目的、特征和优点将更为清楚，在附图中：
29.图1是相关技术的延时器的电路示意图；
30.图2是本发明实施例的延时器的电路示意图；
31.图3是本发明实施例的延时器的工作波形图；
32.图4是本发明实施例一个可选实现方式的延时器的电路示意图；
33.图5是本发明实施例另一个可选实现方式的延时器的电路示意图；
34.图6是本发明实施例又一个可选实现方式的延时器的电路示意图；
35.图7是本发明实施例又一个可选实现方式的延时器的电路示意图；
36.图8是本发明实施例的延时器的第一反相电路的示意图；
37.图9是本发明实施例的延时器的第一反相电路的另一种实现方式的示意图。
具体实施方式
38.以下基于实施例对本发明进行描述，但是本发明并不仅仅限于这些实施例。在下文对本发明的细节描述中，详尽描述了一些特定的细节部分。对本领域技术人员来说没有这些细节部分的描述也可以完全理解本发明。为了避免混淆本发明的实质，公知的方法、过程、流程、元件和电路并没有详细叙述。
39.此外，本领域普通技术人员应当理解，在此提供的附图都是为了说明的目的，并且附图不一定是按比例绘制的。
40.同时，应当理解，在以下的描述中，“电路”是指由至少一个元件或子电路通过电气连接或电磁连接构成的导电回路。当称元件或电路“连接到”另一元件或称元件/电路“连接在”两个节点之间时，它可以是直接耦接或连接到另一元件或者可以存在中间元件，元件之
间的连接可以是物理上的、逻辑上的、或者其结合。相反，当称元件“直接耦接到”或“直接连接到”另一元件时，意味着两者不存在中间元件。
41.在本发明的描述中，需要理解的是，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。此外，在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。
42.图1是一个相关技术的延时器的电路示意图。如图1所示，在该相关技术中，延时器1包括电阻r1-r5，比较器cmp1和比较器cmp2，电容c1，rs触发器ff和三极管bjt1。其中，电阻r1连接在电源端vcc和三极管bjt1的集电极之间。两者连接的端子可称为放电端ds。三极管bjt1的发射极连接到参考地，基极连接到延时器的输出端output。电阻r2连接在放电端ds和比较器cmp1的同相输入端th之间。比较器cmp1的反相输入端同时连接电阻r3和r4。其中，电阻r3连接在比较器cmp1的反相输入端和比较器cmp2的同相输入端之间。电阻r4连接到电源端vcc。电阻r5则连接在比较器cmp2的同相输入端和参考地之间。同时，比较器cmp1同相输入端和比较器cmp2的反相输入端连接，并且通过电容c1连接到参考地。比较器cmp1的输出端连接到rs触发器ff的置位端。比较器cmp2的输出端连接到rs触发器ff的复位端。rs触发器ff的输出端连接到延时器的输出端output。
43.在延时器1的电路中，三极管bjt1作为开关来使用。电阻r4，r3和r5串联在电源端vcc和参考地之间，形成分压电路，为比较器cmp1的反相输入端和cmp2的同相输入端提供不同的阈值电压。在初始状态，延时器1的输出端output为低电平，三极管bjt1处于关断状态，电源端vcc通过电阻r1和r2对电容c1充电。电容c1的电压逐步上升。在电容c1的电压上升达到比较器cmp1的同相输入端处的阈值电压时。比较器cmp1输出高电平，从而将rs触发器ff置位，使得延时器1输出高电平。
44.在延时器切换为输出高电平后，三极管bjt1由于基极电压的变换切换为导通状态，从而将放电端ds通过pn节连接到参考地。电容c1通过电阻r2向参考地放电，使得比较器cmp2的反相输入端的电压逐步下降。在该电压下降至小于比较器cmp2的同相输入端的阈值电压时，比较器cmp2输出高电平，将rs触发器ff复位，使得延时器1切换为输出低电平。
45.由此，延时器1周期性地充电放电，从而使得输出在低电平和高电平之间周期性切换。延时器1的输出信号的周期可以用于进行延时操作。
46.但是，相关技术的上述延时器需要使用多个比较器，结构复杂，而且面积很大。而现有技术中结构更加简单的延时器，则存在精度不高的问题。
47.有鉴于此，本发明实施例提供了一种延时器，其电路结构简单，同时维持一个较高的精度。
48.图2是本发明实施例的延时器的电路示意图。
49.参考图2，本实施例的延时器2包括第一电流源id1、第二电流源id2、电容c2、第一反相电路inv1和第二反相电路inv2以及控制电路21。其中，为了方便理解，用电流源的附图标记同时代表其输出的电流值。也即，第一电流源id1输出电流值为id1的电流。第二电流源id2输出电流值为id2的电流。第一电流源id1连接在上拉电压端vdd和电容c2的一端之间。第二电流源id2连接在电容c2的另一端和参考地之间。也就是说，不考虑其它支路的影响，第一电流源id1，电容c2和第二电流源id2实际上顺序串联连接到上拉电压端vdd和参考地之间。上拉电压端vdd在电路运行时会被施加一个相对恒定的电压vdd以驱动延时器电路进
行工作。第一反相电路inv1的输入端连接到电容c2与第一电流源id1连接的端子(也即，电容c2的第一端或正极端)。同时，第一反相电路inv1的电源端连接到上拉电压端vdd。不同的是，第一反相电路inv1的接地端未连接到参考地，而是连接到电容c2的第二端(也即电容c2的负极端)。控制电路21用于根据输入信号vin控制电容c2两端的电路连接状态。在本实施例中，输入信号vin具有两个不同的状态，也即低电平状态和高电平状态(这两个状态可以分别对应于数字0和1)。在模拟集成电路中，在很多场景下(例如，开关变换器的控制电路中)，都需要通过延时器来对输入信号的跳变进行延时。在本实施例中，控制电路21响应于所述输入信号为第一状态，控制电容c2的第一端vcap+短接到参考地，第二端vcap-短接到上拉电压端vdd，响应于所述输入信号为第二状态，控制电容c2的第一端vcap+断开与参考地的连接，第二端vcap-断开与所述上拉电压端的连接。其中，输入信号的第一状态和第二状态为不同的状态。
50.在以下的描述中，为了便于理解，将低电平状态称为0，将高电平状态称为1。容易理解，在具体实施中，可以根据不同的方式设置0或者1所对应的电平状态。在一些实现方式中，所述第一状态为低电平，第二状态为高电平。在另一些实现方式中，所述第一状态为高电平，所述第二状态为电平。
51.在输入信号vin为第一状态时，电路中的端vcap+连接到参考地，端vcap-连接到上拉电压端vdd。在此情况下，第一反相电路inv1的输入连接到参考地(也即，输入为0)。由此，第一反相电路inv1的输出为1。
52.在输入信号vin由第一状态切换为第二状态时，控制电路21控制端vcap+与参考地断开，同时还控制端vcap-与上拉电压端vdd断开。由此，电容c2被串联在第一电流源id1和第二电流源id2之间，则电容c2两端的电压满足：
53.(边界条件t＝0，vcap+＝0)
54.(边界条件t＝0，vcap-＝vdd)
55.其中，c2为电容c2的电容值。进而可以得到电容c2两端的电压分别为：
56.vcap+＝id1*t/c2
57.vcap-＝(-id2*t/c2)+vdd
58.因此，电容的电压降vcap满足：
59.vcap＝vcap+-vcpa-＝(id1+id2)*t/c2-vdd
60.由于第一反相电路inv1的接地端以vcap-为参考，则在vcap上升到达到第一反相电路的反相阈值电压vth后，第一方向电路的输出由1切换为0。由此，在输入信号vin切换状态后间隔时间长度t1后，第一反相电路inv1的输出信号才会切换状态。上述时间t1满足：
61.(id1+id2)*t1/c2-vdd＝vth
62.由此，t1＝(vth+vdd)*c2/(id1+id2)
63.由此，本实施例的电路可以有效地实现对于输入信号切换的延时输出。延时的时间长度由第一电流源和第二电流源的电流，电容c2的电容值，以及电路设置的第一反相电路inv1的反相阈值电压和电路的电源电压vdd决定。由于实际电路中，id1,id2和vdd均可精
确提供，故使用本实施例电路结构的延时器可以在亚微秒级精确地进行延时操作。
64.在第一反相电路inv1的输出端再连接一个接地端正常连接参考地的缓冲器或反相器，由此，可以通过该器件将第一反相电路inv1的输出信号转换为相对于参考地的电压信号。容易理解，在设置该器件时，需要考虑其对于低电平或这高电平的输入电压范围基本与第一反相电路inv1的输出电压的低电压或高电压范围适配，以避免电路出现逻辑错误。
65.在一个可选实现方式中，延时器仅对输入的上升沿信号进行延时，在本实施方式的延时器电路中，延时器还包括奇数个第二反相电路inv2，其顺序连接，第一个第二反相电路inv2的输入端连接到第一反相电路inv1的输出端。后续各第二方向电路inv2的输入端与前一级的第二反相电路inv2的输出端连接。各第二反相电路inv1的接地端连接到参考地，电源端连接到上拉电压端vdd。在图2所示的电路中，设置有1个第二反相电路inv2。其输入端连接到第一反相电路inv1的输出端。输出端作为延时器的输出端，输出经过延时的信号。
66.在另一个可选实现方式中，延时器可以在延时的同时反相信号。例如，将输入信号上升沿转换为被延时后的下降沿。在这种情况下，在所述延时器可以包括偶数个第二反相电路inv2。这些反相电路可以构成一个缓冲器，对第一反相电路inv1的输出信号进行转换。
67.对于本实施例的延时电路，由于电压vdd和反相阈值电压vth的和构成对于延时时间t1的影响，其可以减弱由于第一反相电路的制造精度的依赖，即使由于制造误差，第一反相电路的阈值电压vth存在波动，改波动所造成的影响也会被vdd所减弱。这一定程度上提高了延时电路的精度。同时，本实施例的延时电路器件数量少，因此可以以非常小的尺寸在集成电路上实现，同时保持较好的精度。
68.在一个可选实现方式中，控制电路21包括输入逻辑电路211、第一开关s1以及第二开关s2。其中，第一开关s1连接在参考地与电容的第一端vcap+之间，用于控制参考地与电容的第一端vcap+的连接。第二开关s2连接在参考地与电容的第二端vcap-之间，用于控制两者连接的通断。输入逻辑电路211接收输入信号vin。输入逻辑电路211被配置为响应于输入信号vin为第一状态(例如为0)，控制第一开关s1和第二开关s2导通，以将端vcap+连接到参考地，将端vcap-连接到上拉电压端vdd。输入逻辑电路211还被配置为响应于输入信号为第二状态(例如为1)，控制所述第一开关s1和第二开关s2关断，以将端vcap+和端vcap-分别与参考地以及上拉电压端vdd断开连接。输入逻辑电路211可以采用少量的逻辑门器件即可构建，也可以采用各类可编程逻辑器件来实现。
69.应理解，通过设置输入逻辑电路211的输入输出逻辑，可以使得所述控制电路21实现不同的控制逻辑。例如，输入逻辑电路211被设置为在输入信号vin为0时，控制第一开关s1和第二开关s2导通，在输入信号vin为1时，控制第一开关s1和第二开关s2导通。由此得到的工作波形图如图3所示。在图3中，输入信号vin具有一个上升沿s，延时电路的输出信号vout则将该信号延时t1后输出，也即，输出信号vout的上升沿比输入信号vin的上升沿滞后时间t1。
70.如果输入逻辑电路211的逻辑被设置为输入信号vin为1时，控制第一开关s1和第二开关s2导通，输入信号vin为0时，控制第一开关s1和第二开关s2关断，则可以实现对于下降沿的处理。同时，可以通过设置不同数量的第二反相器来实现对于输出信号vout的电平与vin的一致或相反。
71.由此，通过开关以及可以灵活配置的输入逻辑电路来构成控制电路，可以实现对
于不同的信号的处理，使得采用本实施例结构的延时器可以适用于不同的场景，构建不同类型的延时器。
72.在本实施例中，第一电流源和第二电流源可以以不同的方式来实现。
73.图4是本发明实施例一个可选实现方式的延时器的电路示意图。在图4所示的实现方式中，电流源通过金属氧化物半导体晶体管(mosfet)实现。其中，第一电流源id1采用p沟道mosfet，第二电流源id2采用n沟道mosfet。第一电流源id1的源极连接到上拉电压端vdd，漏极连接到端vcap+。第二电流源id2的源极连接到参考地，漏极连接到端vcap-。通过控制mosfet栅极的电压，就是可以实现流过相对恒定的电流。采用mosfet来实现电流源，结构简单，器件数量少，可以使得延时器占用的集成电路面积减小。
74.图5是本发明实施例另一个可选实现方式的延时器的电路示意图。在图5所示的实现方式中，电流源通过三极管(bjt)实现。其中，第一电流源id1采用pnp型三极管，其发射极连接到上拉电压端vdd，集电极连接到端vcap+。第二电流源id2采用npn型三极管，其发射极连接到参考地，集电极连接到端vcap+。通过控制两个三极管基极的电压，控制三极管工作于线性区，就可实现两个三极管流过不同的恒定电流。与采用mosfet类似，采用三极管来实现电流源，结构简单，器件数量少，可以使得延时器占用的集成电路面积减小。
75.图6是本发明实施例又一个可选实现方式的延时器的电路示意图。在图6所示的实现方式中，电流源通过包括晶体管和误差放大器的电压-电流转换电路来实现。这种实现方式可以提供更高的电流精度，从而进一步提高延时器的精度。如图6所示，第一电流源id1包括电阻r6、p沟道金属氧化物半导体晶体管pm和误差放大器ea1。电阻r6连接在晶体管pm的源极和上拉电压端vdd之间。晶体管pm的漏极连接到端vcap+。误差放大器ea1的同相输入端输入与电流id1对应的第一参考电压vref1，反相输入端连接到晶体管pm的源极，输出端连接到晶体管pm的栅极。由此，电流流过晶体管pm时，在电阻r6上形成电压降，电流较大时，电压降较大，由于电阻r6一端的电压恒定为vdd，则另一端的电压会随着电流的变化而变化。误差放大器ea1比较晶体管pm源极的电压和第一参考电压vref1输出两者的差值，调节晶体管pm的栅极，由此，形成一个负反馈电路。由于误差放大器ea1的存在，电阻r6与误差放大器的反相输入端连接的点处电压等于vref1，则id1＝(vdd-vref1)/r6，由此使得流过晶体管的电流基本恒定在上述值。
76.类似地，第二电流源id2包括电阻r7、n沟道金属氧化物半导体晶体管nm和误差放大器ea2。其中，电阻r7连接在晶体管nm的源极和参考地之间。晶体管nm的漏极连接到端vcap-。误差放大器ea2的同相输入端输入与电流id2对应第二参考电压vref2，反相输入端连接到晶体管nm的源极，输出端连接到晶体管nm的栅极。由此，可以形成负反馈电路。由于误差放大器ea2的存在，电阻r7与误差放大器ea2的反相输入端连接的点处电压等于vref2，则id2＝vref2/r7，由此使得流过晶体管的电流基本恒定在上述值。。
77.本实现方式的第一电流源和第二电流源的精度更高，进一步提升了延时器的精度。
78.图7是本发明实施例又一个可选实现方式的延时器的电路示意图。在图7所示的实现方式中，电流源通过源极退化电流镜来实现。源极退化电流镜通过在mosfet的源极上串联电阻来实现。如图7所示，第一电流源id1包括电阻r8、电阻r10和p沟道mosfet pm1以及pm2。第二电流源id2包括电阻r9、电阻r11和n沟道mosfet nm1以及nm2。电阻r8连接在晶体
管pm1的源极和上拉电压端vdd之间。电阻r10连接在晶体管pm2的源极和上拉电压端vdd之间。晶体管pm1的漏极连接到端vcap+。晶体管pm2的漏极连接到自身的栅极。晶体管pm1和晶体管pm2的栅极相互连接。晶体管pm2的漏接连接到电流源的一端。
79.电阻r9连接在晶体管nm1的源极和参考地之间。晶体管nm1的漏极连接到端vcap-。电阻r11连接在晶体管nm2的源极和参考地之间。晶体管nm2的漏极连接到自身的栅极。晶体管nm1和晶体管nm2的栅极相互连接。晶体管nm2的漏极连接到电流源的另一端。
80.也即，晶体管pm1和pm2和电阻r8以及r10构成的电流镜与包括晶体管nm1，nm2以及电阻r9以及r11的电流镜共用电流源。电流源可以通过mosfet或其他部件实现。本实现方式的结构利用第一电流源和第二电流源电流流向的关系，使得两个电流镜可以共用一个电流源来以较高的精度输出电流。由此，可以在不大幅增加器件数量的前提下，提高延时器的精度。
81.同时，本实施例中的第一反相电路也可以采用不同的方式实现。如图8所示，所述第一反相电路可以采用比较器实现。其中，比较器的一个输入端作为第一反相电路inv1的输入端，另一个输入端输入参考电压vref。比较器的电源端连接到上拉电压端vdd，接地端连接到端vcap-。在输入端上的信号为0时，将输入信号与参考电压vref比较，如果大于参考电压vref输出一种电平，如果小于参考电压vref输出另一种电平。
82.在另一种实现方式中，如图9所示，第一反相电路也可以采用施密特反相触发器来实现。施密特反相触发器当输入电压高于正向阈值电压，输出为低，当输入电压低于负向阈值电压，输出为高，当输入在正负向阈值电压之间，输出不改变。也就是说输出由高电准位翻转为低电准位，或是由低电准位翻转为高电准位时所对应的阈值电压是不同的。只有当输入电压发生足够的变化时，输出才会变化。将施密特反相触发器作为第一反相电路来使用可以适用于只需要对一个方向的信号变化边缘进行延时的情况。在本实施例中，实际上仅对上升沿或下降沿来进行延时，因此，采用施密特反相触发器可以获得与反相器相同的效果。
83.由此，可以提供多种不同的器件来搭建本实施例延时电路的方式，这有利于在将本实施例的延时电路集成在集成电路芯片上时，可以灵活地利用芯片上的可用器件。
84.本发明实施例的技术方案通过电流源和电容的串联结构，同时通过控制电路根据输入信号的不同状态(高电平或低电平)来改变电容在电路中的拓扑关系，从而可以在输入信号跳变后，通过电容电压的充放电计时，同时，通过将用作缓冲电路的反相电路的接地端连接到电容的一端而非参考地，从而可以将上拉电压(电源电压)引入来影响延时时间，从而减小反相电路固有的阈值电压的波动对于延时器延时时间的精度的负面影响。本发明实施例的延时器的电路结构简单，元件数量少，并具有较高的延时精度。
85.以上所述仅为本发明的优选实施例，并不用于限制本发明，对于本领域技术人员而言，本发明可以有各种改动和变化。凡在本发明的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。