一种频率源实现快跳频率的方法与流程

1.本发明涉及雷达通信技术领域，尤其涉及一种利用频率源实现快跳频率的方法。


背景技术：

2.现有的雷达系统中，电磁对抗日趋强烈，对雷达系统的干扰与反干扰能力、捕获与反捕获能力提出了更高的要求，要求雷达信号必须能十分快速地在不同频点进行跳跃，避免我方信号被捕获、被干扰。而雷达系统中的频率源模块是信号频率快跳输出的关键，其指标的好坏直接影响到系统的整体性能，与此同时，雷达系统还需要兼顾可靠性、相位噪声、杂散抑制等指标以提升通信质量。所以业界希望在雷达系统中能够稳定且高质量的实现一秒十万跳或以上的快跳频率输出。
3.现有的频率源的实现方式有多种，包括锁相环（pll）式频率源，直接数字频率合成（dds）式频率源，dds内插pll频率源，dds激励pll频率源等。pll的频率固有锁定时间较长，即使使用预置vco（压控振荡器）技术来缩短锁定时间后，也还是无法达到一秒十万跳的快跳要求。dds虽然信号建立时间短，但是受限于其工作原理，不能输出较为高频的信号，而且由于dds内部的dac（数模转换器）的非线性特征，导致输出杂散也非常多，影响信号质量。而dds激励pll，或者dds内插pll，频率合成方式结构复杂、体积大，同样无法降低锁相环频率跳变的时间，也就无法提高频率跳变的速度。


技术实现要素：

4.本发明的目的是提供一种频率源实现快跳频率的方法，以提高频率跳变的速度，达到跳频输出一秒十万跳目的。本发明采用以下技术方案实现上述目的。
5.所述频率源包括晶体振荡器、锁相环a、锁相环b、锁相环c、锁相环d、射频开关和控制单元，所述控制单元包括fpga和主控芯片，所述射频开关为四选一射频开关，所述晶体振荡器输出1路时钟信号，然后1分为4，分别接入锁相环a、b、c、d，为每个锁相环提供参考时钟；所述主控芯片发送控制码以及trigger（触发）信号到所述fpga，所述fpga用于解析、执行控制码和trigger信号以控制频率源中对应的器件，实现对频率源快跳频率的输出控制，具体实现方法如下：s1：启动频率源，所述主控芯片设置射频开关首次触发时限t0，所述主控芯片发送第一组控制码到所述fpga，所述第一组控制码包括3对数据，每对数据包括一个锁相环id值和频率值，所述fpga解析第一组控制码，当所述fpga解析出锁相环id值为id_0，对应控制锁相环a，将频率值fa写入锁相环a，当所述fpga解析出锁相环id值为id_1，对应控制锁相环b，将频率值fb写入锁相环b，当所述fpga解析出锁相环id值为id_2，对应控制锁相环c，将频率值fc写入锁相环c；s2：t0时后，所述主控芯片发出首次trigger信号以及第二组控制码到fpga，所述fpga解析首次trigger信号，控制触发所述射频开关选择锁相环a通路，输出频率fa，同时，所述fpga解析第二组控制码，第二组控制码为1对数据，包括1个锁相环id值和频率值，解析
出锁相环id值为id_3，对应控制锁相环d，将频率值fd写入锁相环d；s3：所述主控芯片设置射频开关循环触发时限t，第一个t时后，由所述主控芯片发出第三组控制码及第二次trigger信号到fpga，所述fpga同步执行两个动作，一是解析第三组控制码，对应控制锁相环a，将频率值f
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写入锁相环a，二是解析第二次trigger信号，对应控制触发所述射频开关选择锁相环b通路，输出频率fb；s4：第二个t时后，所述主控芯片同时发出第四组控制码以及第三次trigger信号到fpga，所述fpga同步执行两个动作，一是解析第四组控制码，对应控制锁相环b，将频率值f
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写入锁相环b，二是解析第三次trigger信号，对应控制触发所述射频开关选择锁相环c通路，输出频率fc；s5：第三个t时后，所述主控芯片同时发出第五组控制码以及第四次trigger信号到fpga，所述fpga同步执行两个动作，一是解析第五组控制码，对应控制锁相环c，将频率值f
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写入锁相环c，二是解析第四次trigger信号，对应控制触发所述射频开关选择锁相环d通路，输出频率fd；s6：第四个t时后，所述主控芯片同时发出第六组控制码以及第五次trigger信号到fpga，所述fpga同步执行两个动作，一是解析出第六组控制码，对应控制锁相环d，将频率值f
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写入锁相环d，二是解析第五次trigger信号，对应控制触发所述射频开关选择锁相环a通路，输出频率f
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；s7：重复循环步骤s3-s6，直至跳频输出完成。
6.特别地，本发明中只有第一组控制码包括3对数据，第二组、第三组、第四组
……
直至主控芯片传送的最后一组控制码均为一对数据，每对数据包括1个锁相环id值和频率值。
7.具体地，所述trigger信号包括trigger id值和trigger电平值，每次主控芯片发出的trigger信号的电平值均为高电平，以高电平触发所述fpga动作，而trigger id值用于所述fpga控制射频开关选择对应的通路。
8.更进一步地，当所述trigger id值为0时，所述fpga控制射频开关选择锁相环a通路，当所述triggerid值为1时，所述fpga控制射频开关选择锁相环b通路，当所述trigger id值为2时，所述fpga控制射频开关选择锁相环c通路，当所述trigger id值为3时，所述fpga控制射频开选择锁相环d通路。
9.作为优选，所述t0时值≤30us，t时值≤10us。值得说明的是t0的时值有明确的计算依据，从第一组控制码传送到fpga，fpga将第一个频率值fa写入锁相环a，到锁相环a频率信号锁定为止，在这个t0时值内必须完成第一个频率值的写入和锁定，以保证频率fa的及时输出。
10.本发明的有益效果在于，频率源的结构简单，在频率源中设置有1个晶体振荡器和4个锁相环，4个锁相环共用一个参考时钟，保证快跳频率的同时钟输出，在控制码串行式的传送机制的基础上，与射频开关循环式的trigger触发机制相配合，达到频率源无缝接力式的快跳频率输出的目的，最终完成一秒十万跳及以上的快跳频率输出。
附图说明
11.图1，本发明频率源的结构框图；图2，本发明方法的流程图；
图3，本发明控制码传送及频率写入、频率输出的简易时序逻辑图。
具体实施方式
12.下面结合附图对本发明进行详细说明。
13.如图1所示，频率源包括晶体振荡器、锁相环a、锁相环b、锁相环c、锁相环d、射频开关和控制单元，控制单元包括fpga和主控芯片，射频开关为四选一射频开关，晶体振荡器输出1路时钟信号，然后1分为4，分别接入锁相环a、b、c、d，为每个锁相环提供参考时钟；主控芯片发送控制码以及trigger信号到fpga，fpga用于解析、执行控制码和trigger信号以控制频率源中对应的器件，实现对频率源快跳频率的输出控制。主控芯片发送控制码通过spi总线，通过触发的方式发送trigger信号，主控芯片利用时间限值触发发送trigger信号。
14.4个锁相环利用共同的参考时钟在fpga的控制下输出需要的4路频率信号，这4个锁相环各自独立，输出频率可相同也可不相同，射频开关则受fpga的控制选择性地每次输出1路信号，射频开关的切换时间小于80ns；同时，fpga负责接收、解析和执行主控芯片给进来的控制码和trigger信号，对于控制码，fpga进行解析得到锁相环id值和频率值，然后将控制码中的频率值写入锁相环id值对应的锁相环内，以此实现输出频率的控制。对于trigger信号，fpga解析出trigger id值，控制射频开关的选择对应通路，输出频率信号。
15.如图2所示，频率源实现快跳频率输出的方法如以下步骤：步骤s1：启动频率源，主控芯片设置射频开关首次触发时限t0，主控芯片发送第一组控制码到fpga，第一组控制码包括3对数据，每对数据包括一个锁相环id值和频率值，fpga解析第一组控制码，当fpga解析出锁相环id值为id_0，对应控制锁相环a，将频率值fa写入锁相环a，当fpga解析出锁相环id值为id_1，对应控制锁相环b，将频率值fb写入锁相环b，当fpga解析出锁相环id值为id_2，对应控制锁相环c，将频率值fc写入锁相环c；总体来说，主控芯片与fpga配合负责频率源的频率控制和锁相环调度。
16.第一组控制码中的第一对数据传送到fpga耗时约3us，频率值写入锁相环大约7us，锁相环的频率信号锁定耗时不超过20us，这个锁定耗时是固定的，每个频率的输出之前必须等待锁相环的频率信号锁定。t0时值的计算从控制码中第一对数据传送、频率值写入、到锁相环a的频率fa锁定为止，可见，共耗时不超过30us，频率fa锁定后才可以选通射频开关对应通路输出频率fa，因此在本发明中，首次trigger信号的触发时限t0可取值30us，这样保证第一个频率输出前主控芯片和fpga有充足的时间传输控制码和写入频率数据。
17.步骤s2：t0时后，主控芯片发出首次trigger信号以及第二组控制码到fpga，fpga解析首次trigger信号，控制触发射频开关选择锁相环a通路，输出频率fa，同时，fpga解析第二组控制码，第二组控制码为1对数据，包括1个锁相环id值和频率值，解析出锁相环id值为id_3，对应控制锁相环d，将频率值fd写入锁相环d。
18.步骤s3：主控芯片设置射频开关循环触发时限t，第一个t时后，由主控芯片发出第三组控制码及第二次trigger信号到fpga，fpga同步执行两个动作，一是解析出第三组控制码，对应控制锁相环a，将频率值f
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写入锁相环a，二是解析出第二次trigger信号，对应控制触发射频开关选择锁相环b通路，输出频率fb；如图3，是本发明的控制码传送及频率写入、频率输出的简易时序逻辑图，本发明中，循环触发时限t时值的取值计算是根据每次频率稳定输出的时间值决定的，本发明中取
值t≤10us，例如t取值10us，则频率fa输出时间10us，fb输出10us，fc输出10us
……
，因为频率源要实现一秒十万跳频率输出的目的，必须要满足10us一个频率输出，t值超过10us就达不到一秒十万跳快跳频率输出。
19.步骤s4：第二个t时后，主控芯片同时发出第四组控制码以及第三次trigger信号到fpga，fpga同步执行两个动作，一是解析出第四组控制码，对应控制锁相环b，将频率值f
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写入锁相环b，二是解析第三次trigger信号，对应控制触发射频开关选择锁相环c通路，输出频率fc。
20.步骤s5：第三个t时后，主控芯片同时发出第五组控制码以及第四次trigger信号到fpga，fpga同步执行两个动作，一是解析出第五组控制码，对应控制锁相环c，将频率值f
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写入锁相环c，二是解析第四次trigger信号，对应控制触发射频开关选择锁相环d通路，输出频率fd。
21.步骤s6：第四个t时后，主控芯片同时发出第六组控制码以及第五次trigger信号到fpga，fpga同步执行两个动作，一是解析出第六组控制码，对应控制锁相环d，将频率值f
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写入锁相环d，二是解析第五次trigger信号，对应控制触发所述射频开关选择锁相环a通路，输出频率f
a1
。
22.具体地，trigger信号包括trigger id值和trigger电平值，每次主控芯片发出的trigger信号的电平值均为高电平，以高电平触发fpga动作，而trigger id值用于fpga控制射频开关选择对应的通路。更进一步地，当trigger id值为0时，fpga控制射频开关选择锁相环a通路，当trigger id值为1时，fpga控制射频开关选择锁相环b通路，当trigger id值为2时，fpga控制射频开关选择锁相环c通路，当trigger id值为3时，fpga控制射频开选择锁相环d通路。
23.步骤s7：重复循环步骤s3-s6，直至跳频输出完成。
24.主控芯片将控制码传送到fpga，可以理解为“传数”，“传数”是一个串行工作模式，主控芯片传完一对数据后立即开始下一对数据的传送，值得说明的是，本发明中只有第一组数据包含由三对数据。传送的数据中含有锁相环id值和对应的频率值，fpga接收完一对数据自动开始解析计算，计算完成后立即将频率值写入到锁相环id值对应的锁相环中，写入频率值的过程可以理解为“写数”，“写数”也是一个串行工作模式，fpga写入一个频率值后立即开始下一个频率值的写入。同时，主控芯片与fpga是接力式的工作状态，主控芯片传完一对数据立即由fpga写入一对数据。然后，由锁相环读取写入的频率数据，开始生成频率信号，这个频率信号生成的过程，可以理解为频率信号锁定，每个频率信号发出都必定经过锁定的过程，频率锁定后即可输出。此时，需要选通射频开关对应的通路，及时将频率信号输出，因此本发明利用射频开关的trigger时限触发机制，每个时限值一到即由主控芯片发出trigger信号，fpga解析出trigger id值，控制射频开关选通对应的通路，输出频率信号。
25.如图3，可设定t0=30us，t=10us时，第一组控制码中的第一对数据从主控芯片发送到fpga再从fpga写入频率值到锁相环的耗时为10us，也就是说“传数”和“写数”总计耗时10us，等待锁相环a的频率信号fa锁定耗时大约20us，这时射频开关的首次trigger信号触发时限30us时间到，随即射频开关选通锁相环a通路输出频率fa，fa稳定输出10us。由于“传数”和“写数”均是串行工作模式，主控芯片传完一对数据马上传下一对数据，fpga写完一对数据马上写下一对数据，同时“传数”和“写数”又是接力式工作，一对数据经过“传数”后马
上进入“写数”。因此，第一个频率fa稳定输出10us后，刚好下一个频率fb锁定完成与射频开关的第二次trigger信号触发时限10us到达，随即射频开关选通锁相环b通路输出频率fb，紧接着频率fc、fd、f
a1
、f
b1
、f
c1
、f
d1
、f
a2
……
依次输出。值得说明的是，相对于微秒级的时间值，主控芯片发送trigger信号到fpga接收、解析和执行射频开关选择通路的这一动作过程耗时值不超过100ns，可以忽略不计。
[0026]“传数”、“写数”trigger信号触发射频开关输出频率信号，三个动作依次接力式完成，本发明中主控芯片和fpga控制4个锁相环保证三个动作的接力式错位时序逻辑，增加了硬件的容错率和减少了频率输出的间隔时间。整个频率源的电路结构简单，充分利用每个步骤的时序配合，使频率源中fpga等器件在串行工作模式的基础上，始终处于接力式的工作状态，最终实现了频率源一秒十万跳快跳频率输出的目的。