一种延时链路以及一种延时控制方法与流程

1.本发明涉及集成电路技术领域，特别涉及一种延时链路以及一种延时控制方法。


背景技术：

2.延时链路在高速接口的电路设计中有着十分广泛的应用，而延时链路的延时精度会直接影响到高速接口的数据传输性能。请参见图1，图1为现有技术中延时链路的结构图。图1所示的延时链路是由n个延时单元串联组合而成，其中，每一个延时单元的延迟时间为td，各个延时单元的输出可由选择开关选通输出。如果输出信号out选择第m个延时单元进行输出，那么输出信号out与输入信号in之间的延迟时间为m*td。在图1所示的延时链路中，由于延时单元的最小延迟时间已经被固定设计为td，在此情况下输出信号out的延迟时间只能是td的整数倍。并且，由于延时单元的延迟时间会受到制作工艺以及温度等因素的影响，这样就会使得各个延时单元的实际延迟时间与设计设置值td相差较远，在此情况下，就使得延时链路的实际延时精度存在较大误差。目前，针对这一技术问题，还没有较为有效的解决办法。
3.由此可见，如何进一步提高延时链路的延时精度，是本领域技术人员亟待解决的技术问题。


技术实现要素：

4.有鉴于此，本发明的目的在于提供一种延时链路以及一种延时控制方法，以进一步提高延时链路的延时精度。其具体方案如下：
5.一种延时链路，包括：由n个延时单元串联组成的延时链，所述延时链中所有延时单元的输出信号均可由选通开关选通输出，所述延时链的两条输出路径上分别连接有插值模块，所述插值模块包括多个并联可控的延时缓冲单元，并且，各路并联可控的延时缓冲单元的输出端并联；其中，n＞1。
6.优选的，所述延时单元具体为具有延时功能的逻辑门电路。
7.优选的，所述选通开关具体为信号选择器或与门。
8.相应的，本发明还公开了一种延时控制方法，应用于前述所公开的一种延时链路，包括：
9.接收目标控制信号；
10.根据所述目标控制信号控制所述延时链的两条输出路径输出不同的延时信号，并根据所述目标控制信号对各个输出路径上插值模块中延时缓冲单元的导通数量进行调控，以对所述延时链的延迟输出信号进行调控。
11.优选的，当所述延时链的两条输出路径分别为第一输出路径和第二输出路径，且所述第一输出路径和所述第二输出路径上分别连接有第一插值模块和第二插值模块时，所述根据所述目标控制信号控制所述延时链的两条输出路径输出不同的延时信号，并根据所述目标控制信号对各个输出路径上插值模块中延时缓冲单元的导通数量进行调控，以对所
述延时链的延迟输出信号进行调控的过程，包括：
12.根据所述目标控制信号利用所述选通开关将所述第一输出路径和所述第二输出路径的输出信号相较于输入信号的延迟时间分别设置为i*td和(i+g)*td；其中，td为所述延时单元的延迟时间，0＜i＜n，1＜g＜n-1；
13.根据所述目标控制信号将所述第一插值模块中延时缓冲单元的导通数量设置为k，并将所述第二插值模块中延时缓冲单元的导通数量设置为j；其中，1＜k＜m，1＜j＜m；m为所述第一插值模块或所述第二插值模块中延时缓冲单元的数量；
14.若k＝j，则确定所述延时链的延迟输出信号相对于所述输入信号的延迟时间为g*td/2。
15.优选的，所述根据所述目标控制信号将所述第一插值模块中延时缓冲单元的导通数量设置为k，并将所述第二插值模块中延时缓冲单元的导通数量设置为j的过程之后，还包括：
16.若k＞j，则确定所述延时链的延迟输出信号相对于所述输入信号的延时小于g*td/2，且所述延时链的延迟输出信号相对于所述输入信号的延时程度由|k-j|所决定。
17.优选的，所述根据所述目标控制信号将所述第一插值模块中延时缓冲单元的导通数量设置为k，并将所述第二插值模块中延时缓冲单元的导通数量设置为j的过程之后，还包括：
18.若k＜j，则确定所述延时链的延迟输出信号相对于所述输入信号的延时大于g*td/2，且所述延时链的延迟输出信号相对于所述输入信号的延时程度由|k-j|所决定。
19.可见，在本发明所提供的延时链路中，延时链是由n个延时单元串联组成，其中，延时链中各个延时单元的输出信号均可由选通开关选通输出。延时链的两个输出路径上分别连接有多个并联可控的延时缓冲单元，并且，两路并联可控延时缓冲单元的输出端并联。显然，在该延时链路中，首先通过选通开关将延时链的两条输出路径设置为具有不同延迟时间的链路，同时通过对延时链两个输出路径上并联可控延时缓冲单元的导通数量进行调整，就可以利用延时缓冲单元对延时链的延迟输出信号进行更为细化的调整，由此就能够使得延时链路具有更高的延时精度。
附图说明
20.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
21.图1为现有技术中延时链路的结构图；
22.图2为本发明实施例所提供的一种延时链路的结构图；
23.图3为本发明实施例所提供的另一种延时链路的结构图；
24.图4为延时链中两条输出路径所输出延迟信号的示意图。
具体实施方式
25.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完
整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
26.请参见图2，图2为本发明实施例所提供的一种延时链路的结构图，该延时链路包括：由n个延时单元串联组成的延时链，延时链中所有延时单元的输出信号均可由选通开关选通输出，延时链的两条输出路径上分别连接有插值模块，插值模块包括多个并联可控的延时缓冲单元，并且，各路并联可控的延时缓冲单元的输出端并联；其中，n＞1。
27.利用该延时链路可以显著提高延时链路的延时精度。请参见图2，在图2所示的延时链路中，延时链路是由延时链和两路由多个并联可控的延时缓冲单元所组成。需要说明的是，由于延时链中的每一个延时单元均可由选通开关选通输出，所以，该延时链会包括多条输出路径，而本实施例中的两条输出路径则是从该延时链的所有输出路径上任意选出来的两条输出路径。延时链的两条输出路径上分别连接有插值模块，插值模块包括多个并联可控的延时缓冲单元，延时链路会根据接收到的目标控制信号对延时链的两条输出路径上所连接插值模块中延时缓冲单元的导通数量进行调控，从而达到对延时链的延迟输出信号进行调控的目的。
28.具体的，可以将延时链中的延时单元设置为任意一种具有延时功能的电路模块，比如：延时器、反相器等等。作为一种优选的实施方式，可以将延时单元设置为具有延时功能的逻辑门电路。因为逻辑门电路的造价成本比较低廉，所以，当利用逻辑门电路来搭建延时链中的延时单元时，就可以相对降低延时单元的设计成本。另外，由于具有延时功能的逻辑门电路为本领域技术人员所熟知的功能模块，因此对其结构不作具体描述。
29.由于延时链中所有延时单元的输出信号均可由选通开关选通输出，所以，可以将选通开关设置为信号选择器或者与门。在设置信号选择器时，可以将信号选择器的输入接口设置为n个，这样信号选择器的n个输入接口就可以与延时链中的n个延时单元一一对应，从而便于延时链延迟信号的选通输出。当然，在实际操作过程中，也可以将信号选择器的输入接口设置为2个，并利用多个二选一信号选择器来实现对延时链中所有延时单元输出信号的选通输出。请参见图3，图3为本发明实施例所提供的另一种延时链路的结构图。
30.另外，在实际应用中，可以将延时缓冲单元设置为任意一种具有延时缓冲作用的电路模块，只要是能够达到对延时链输出信号进行缓冲延时的目的即可。比如：可以将延时缓冲单元设置为缓冲器buffer或者是具有延时功能的传输门等等。
31.相应的，本发明实施例还提供了一种延时控制方法，应用于前述所公开的一种延时链路，包括：
32.接收目标控制信号；
33.根据目标控制信号控制延时链的两条输出路径输出不同的延时信号，并根据目标控制信号对各个输出路径上插值模块中延时缓冲单元的导通数量进行调控，以对延时链的延迟输出信号进行调控。
34.在本实施例中，是对延时链路所输出延迟信号的调控过程进行具体说明。当延时链路接收到用户或者终端发送的目标控制信号时，延时链路会根据目标控制信号对延时链上所设置的选通开关进行组合选通，从而使得延时链的两条输出路径能够输出不同的延时信号。当延时链的两条输出路径能够输出不同的延时信号时，延时链路会根据目标控制信
号对延时链的两条输出路径上所连接插值模块中延时缓冲单元的导通数量进行调控，从而达到对延时链的延迟输出信号进行调控的目的。
35.也即，通过对延时链两条输出路径上延时缓冲单元导通数量的调整，就可以对延时链两条输出路径上的延迟输出信号进行延时插值，这样就可以对延时链的延迟输出信号进行更为细化的调整，由此就能够使得延时链路具有更高的延时精度。
36.具体的，当延时链的两条输出路径分别为第一输出路径和第二输出路径，且第一输出路径和第二输出路径上分别连接有第一插值模块和第二插值模块时，上述步骤：根据目标控制信号控制延时链的两条输出路径输出不同的延时信号，并根据目标控制信号对各个输出路径上插值模块中延时缓冲单元的导通数量进行调控，以对延时链的延迟输出信号进行调控的过程，包括：
37.根据目标控制信号利用选通开关将第一输出路径和第二输出路径的输出信号相较于输入信号的延迟时间分别设置为i*td和(i+g)*td；其中，td为延时单元的延迟时间，0＜i＜n，1＜g＜n-1；
38.根据目标控制信号将第一插值模块中延时缓冲单元的导通数量设置为k，并将第二插值模块中延时缓冲单元的导通数量设置为j；其中，1＜k＜m，1＜j＜m；m为第一插值模块或第二插值模块中延时缓冲单元的数量；
39.若k＝j，则确定延时链的延迟输出信号相对于输入信号的延迟时间为g*td/2。
40.具体的，当延时链的两条输出路径分别为第一输出路径outk和第二输出路径outj，且第一输出路径outk和第二输出路径outj上分别连接有第一插值模块和第二插值模块时，延时链在接收到目标控制信号时，首先可以根据目标控制信号利用选通开关将延时链的第一输出路径outk的输出信号设置为相较于输入信号延迟i*td，并将延时链的第二输出路径outj的输出信号设置为相较于输入信号延迟(i+g)*td。
41.请参见图3，在图3所示的延时链路中，目标控制信号包括对第一插值模块中延时缓冲单元进行使能控制的ken序列信号，以及对第二插值模块中延时缓冲单元进行使能控制的jen序列信号，通过ken序列信号和jen序列信号分别对第一插值模块和第二插值模块中延时缓冲单元的导通数量进行调控。
42.请参见图4，图4为延时链中两条输出路径所输出延迟信号的示意图。在此情况下，延时链的第一输出路径outk相较于第二输出路径outj的延迟时间即为g*td。与此同时，如果再将第一插值模块中延时缓冲单元的导通数量设置为k，并将第二插值模块中延时缓冲单元的导通数量设置为j，那么，就可以利用第一插值模块和第二插值模块中延时缓冲单元的导通数量来对整个延时链路的延迟输出进行插值调控，从而实现对延迟链路延迟输出的灵活调整。
43.具体的，如果k＝j，此时就相当于是没有利用第一插值模块和第二插值模块对延时链的第一输出路径outk和第二输出路径outj进行插值延时，而只是将延时链两条输出路径outk和outj的延迟输出信号进行并联输出，在此情况下，延时链的延迟输出信号out相对于输入信号的延迟时间为g*td/2。
44.如果k＞j，则说明延时链的延迟输出信号out相对于输入信号in的延时会小于g*td/2。其中，延时链的延迟输出信号out相对于输入信号in的延迟程度是由|k-j|所决定，也即，如果k与j之间的差值越大，则延时链的延迟输出信号out相对于输入信号in的延时就会
越接近于0；如果k与j之间的差值越小，则延时链的延迟输出信号out相对于输入信号in的延时就会越接近于g*td/2。
45.如果k＜j，则说明延时链的延迟输出信号out相对于输入信号in的延时会大于g*td/2。其中，延时链的延迟输出信号out相对于输入信号in的延迟程度也是由|k-j|所决定，也即，如果j与k之间的差值越大，则说明延时链的延迟输出信号out相对于输入信号in的延时就会远远超过g*td/2；如果j与k之间的差值越小，则说明延时链的延迟输出信号out相对于输入信号in的延时就会越接近于g*td/2。
46.能够想到的是，在实际应用中，如果已经确定了第一插值模块中延时缓冲单元的导通数量k以及第二插值模块中延时缓冲单元的导通数量j时，想要对延时链的延迟输出信号out进行调整，就可以将延时链的延迟输出信号out相对于输入信号in的延迟时间划分为|k-j|个档位进行逐次调整，由此就可以对延时链的延迟输出信号out进行更为细化的调整。显然，通过这样的设置方式，不仅可以使得延时链具有更为精确的延迟输出，提高延时链延迟输出的鲁棒性，而且，也使得延时链延迟输出的调整方式更加灵活。
47.本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同或相似部分互相参见即可。最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个
……”
限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
48.以上对本发明所提供的一种延时链路以及一种延时控制方法进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。