一种具有失调电压自校正功能的源跟随基准缓冲器的制作方法

1.本发明属于模拟信号处理与模数转换技术领域，尤其涉及到一种具有失调电压自校正功能的源跟随基准缓冲器。


背景技术：

2.模数转换器(analog-to-digital convertor:adc)的各项指标将直接影响传感器信号采集系统的整体性能。除了噪声、线性度、功耗、面积等传统指标外，在高精度传感器应用领域中，同样需要adc具备极低的失调误差和增益误差。以保证采集所得信号的绝对值精度，从而精确反映待测物理量的真实值。对于绝大部分传感器，其所处理的信号带宽集中在直流和低频域。因此在传感器接口电路中，大量使用的是中低采样速率(≤1mhz)、中高精度(≥14bit)的adc。在此类性能指标约束下，有两类adc架构可被用于具体的电路实现方案，即逐次逼近型(sar)和增量过采样型(incrementalσδ，即iσδ)。由于adc的功能集成度将直接影响整体系统的pcb板级硬件成本和面积。因此将adc主体电路所需的关键伺服模块进行片上集成，具有重要的研究价值和应用前景。
3.对于sar-adc和iσδ-adc，这两类adc主体电路大多采用开关电容结构，以充分利用cmos工艺中能够实现的高精度电容相对比值，来实现电路中所需的常数比例和系数。为保证adc具有贴近理想情况的输入输出特性曲线，基准电压节点需要具备极低的输出阻抗、充足的驱动电流、快速的负载调整过程。因此片内基准电压源的输出(如带隙基准源)需要经基准缓冲器隔离后，才能交由adc中的电容器件使用。所以片上集成的基准缓冲器不仅要保证基准源的稳定性和低噪声，同时要保证瞬态响应的“稳准快”性能。
4.最近几年，基于复制型源跟随结构的片上基准缓冲器(以下简称为：源跟随基准缓冲器)被理论和流片验证。其结构特点为缓冲器的电压钳位环路与输出级分离，进而将大小信号建立过程分离，从而极大简化了环路稳定性的设计难度，可以根据adc实际电容负载，合理设置基准缓冲器的功耗和面积预算，并能够按照源跟随电流的复制倍数(晶体管并联个数)灵活扩展基准缓冲器的驱动电流，实现极佳的负载调整率。
5.截止目前，关于源跟随基准缓冲器的研究大多集中在如何降低输出阻抗，以获取更大的充放电电流，作为影响sar-adc和iσδ-adc输入输出特性曲线中绝对值精度的关键因素：基准失调电压，现有设计方案还未提及。运用在单位增益运放中的相关失调校正技术，如斩波调制、自动归零、输入对管微调等，都无法迁移至源跟随基准缓冲器。因此，源跟随缓冲器的失调电压只能在测试阶段进行数字后端补偿，大幅提升了系统的复杂度，并且损失了满摆幅输入范围。


技术实现要素：

6.1、本发明要解决的技术问题是：传统adc绝对值精度校正方案中，需要大量测试结果的拟合，来得出失调和增益误差，并需要繁杂的数字校正电路通过运算消除这些误差。为了实现上述目的，本发明提供了一种具有失调电压自校正功能的源跟随基准缓冲器包括：
栅压偏置级、输出驱动级、失调自校正控制器和叠加型校正数模转换器dac；其中所述栅压偏置级包括：误差放大器a1、输入晶体管m
i1
和负载z
l1
；所述输出驱动级包括：输入晶体管m
i2
和负载z
l2
；所述失调自校正控制器包括：高精度比较器a2、sar逻辑单元和事件触发器；所述叠加型校正数模转换器dac包括：基准电流发生器、复制电流镜和电阻分压器；
7.所述栅压偏置级和输出驱动级电路结构中，基准电压源的输出电压v
ref
连接至误差放大器a1的正输入端，误差放大器a1的负输入端连接输入晶体管m
i1
的源端，误差放大器a1的输出端连接至输入晶体管m
i1
的栅端；栅压偏置级中的输入晶体管m
i1
的源端与负载z
l1
相连接，输出驱动级中的输入晶体管m
i2
的源端与负载z
l2
相连接；栅压偏置级中的输入晶体管m
i1
的栅端通过叠加型校正数模转换器dac后连接至输出驱动级中的输入晶体管m
i2
的栅端；在p型pmos输入晶体管中，输入晶体管m
i1
和m
i2
的漏端分别接地，负载z
l1
和z
l2
同时连接电源v
dd
；在n型nmos输入晶体管中，输入晶体管m
i1
和m
i2
的漏端同时连接电源v
dd
，负载z
l1
和z
l2
分别接地；
8.所述失调自校正控制器中，基准电压源的输出电压v
ref
连接高精度比较器a2的正输入端，高精度比较器a2的负输入端连接至输入晶体管m
i2
的源端与负载z
l2
之间，作为驱动级的输出电压v
ro
；高精度比较器a2的输出端连接sar逻辑单元；事件触发器同时连接高精度比较器a2和sar逻辑单元，负责接收芯片发送的失调校正起始信号trigger；sar逻辑单元输出的校正码值即为校正dac的输入码值。
9.作为进一步的优选，所述栅压偏置级和输出驱动级都可采用p型pmos或n型nmos的输入晶体管，采用不同类型的输入晶体管其相应的电路结构也会随之改变。
10.作为进一步的优选，所述栅压偏置级和输出驱动级电路中，相同功能的器件均为某一单位器件的整数倍。
11.作为进一步的优选，所述负载z
l1
为电阻负载r1或电流源晶体管负载m
l1
，所述负载z
l2
为电阻负载r2或电流源晶体管负载m
l2
。
12.作为进一步的优选，所述失调自校正控制器负责将失调校正电路所提供的校正补偿电压va变动后得到驱动级的输出电压v
ro
与基准电压源的输出电压v
ref
进行比较，根据比较结果调整校正补偿电压va的正负和大小，经过数次执行此调节过程后，将驱动级的输出电压v
ro
与基准电压源的输出电压v
ref
的差值控制在要求的精度范围内。
13.作为进一步的优选，所述高精度比较器a2采用3级预放大pa加相关双采样cds的电路结构，将3级预放大pa的失调电压存储于电容上，依据3级预放大pa的小信号增益，抑制最后一级latch的失调影响，从而保证高精度比较器a2的绝对值误差和低噪声性能。
14.作为进一步的优选，所述sar逻辑单元采用同步或异步时序来实现，根据芯片对校正时长的容忍度，来决定sar逻辑单元的工作时钟频率。
15.作为进一步的优选，所述事件触发器通过失调校正起始信号trigger的上升沿解除对高精度比较器a2的复位状态，而后控制高精度比较器a2进入失调存储相，之后解除sar逻辑单元的复位状态，使其接收高精度比较器a2的输出结果，以此更新叠加型校正数模转换器dac的输入码值。
16.作为进一步的优选，所述叠加型校正数模转换器dac采用电阻串分压结构。
17.作为进一步的优选，所述叠加型校正数模转换器dac的校正电压与基准电压源的输出电压v
ref
是常数型比例关系。
18.本发明与现有技术相比，具有如下有益效果：
19.(1)本发明在现有的复制型源跟随基准电压缓冲器上增加了失调自校正控制器和叠加型校正数模转换器dac结构，实现了对失调电压进行自动校正的功能，从而保证了adc输入输出特性曲线的绝对值精度。
20.(2)本发明提出的叠加型校正数模转换器dac，可以适配n型和p型mosfet输入管、适配电阻和电流源负载、适配不同复制倍数(驱动能力)的输出级，其均可嵌入到缓冲器的主体电路结构中，实现失调电压的高精度补偿。
21.(3)叠加型校正数模转换器dac提供的校正电压，与其输入端的基准电压源的输出电压v
ref
成常数比例关系，因此具备基准电压的抗pvt波动特性，从而保证了不同芯片间的校正结果一致性和稳定性。
22.(4)叠加型校正数模转换器dac只提供mosfet栅端偏置需要的直流电压，而非传统方案中需要嵌入到输出级大电流通路的结构，因此叠加型校正数模转换器dac对缓冲器的噪声贡献和rc延迟，均可轻易控制在要求的范围内，同时也避免了在ic工艺中使用极小阻值poly电阻的特殊需求，具备极佳的鲁棒性。
23.(5)本发明中的缓冲器极大提升本身的工作效率和应用成本，从而更好的服务于adc主体电路，帮助其实现高线性度、高绝对值精度、低噪声、低功耗等。
附图说明
24.图1是现有的4种复制型源跟随基准电压缓冲驱动器的电路结构示意图；
25.图2是基于nmos或pmos源跟随基准缓冲器的失调电压示意图；
26.图3是本发明所提出的带失调自校正功能的基于nmos或pmos源跟随基准缓冲器电路结构示意图；
27.图4是本发明提出的用于失调自校正控制器的高精度比较器a2电路结构示意图；
28.图5是本发明提出的基于电阻串分压器的叠加型校正数模转换器dac的电路结构示意图；
29.图6是应用本发明提出的失调自校正技术前后，源跟随基准缓冲器失调电压的仿真结果统计和对比图；
30.图7是本发明实例一公开的一种使用带失调自校正源跟随基准缓冲器的iσδ-adc电路模块示意图；
31.图8是本发明实例二公开的一种使用带失调自校正源跟随基准缓冲器的sar-adc电路模块示意图。
具体实施方式
32.为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
33.本发明提供的一种具有失调电压自校正功能的源跟随基准缓冲器，是在图1现有的4种复制型源跟随基准电压缓冲驱动器的电路结构基础上，增加了失调自校正控制器和
叠加型校正数模转换器dac结构，形成的缓冲器电路结构示意图如图3所示。
34.如图1所示的现有源跟随基准缓冲器包括：栅压偏置级和输出驱动级，这两个主要功能模块。栅压偏置级包括：误差放大器a1、输入晶体管m
i1
和负载z
l1
；输出驱动级包括：输入晶体管m
i2
和负载z
l2
。其中，负载z
l1
为电阻负载r1或电流源晶体管负载m
l1
，负载z
l2
为电阻负载r2或电流源晶体管负载m
l2
。栅压偏置级和输出驱动级都可采用p型pmos或n型nmos的输入晶体管，采用不同型号的输入晶体管其相应的电路结构也会随之改变，如图1中所示第一行中的两个电路图所采用的是n型nmos的输入晶体管，而第二行中的两个电路图所采用的是p型pmos的输入晶体管。
35.栅压偏置级和输出驱动级电路中，相同功能的器件均为某一单位器件的整数倍，如r0为单位电阻，则r1＝k1·
r0，r2＝k2·
r0，k1与k2为以串并联方式实现的常数比例项。同理设单位输入晶体管为m0，其宽长比为w0/l0，则偏置级输入管m
i1
为l1个并联的m0，驱动级输入管m
i2
为l2个并联的m0；相同的，如采用电流源负载m
l1
，则相应的负载晶体管宽长比也是单位器件的整数倍。本发明中驱动级器件的偏置电流为偏置级的m倍，以下内容也遵循此比例设置。
36.在如图1所示栅压偏置级和输出驱动级电路结构中，基准电压源的输出电压v
ref
连接至误差放大器a1的正输入端，误差放大器a1的负输入端连接输入晶体管m
i1
的源端，误差放大器a1的输出端连接至输入晶体管m
i1
的栅端；栅压偏置级中的输入晶体管m
i1
的源端与负载z
l1
相连接，输出驱动级中的输入晶体管m
i2
的源端与负载z
l2
相连接；栅压偏置级中的输入晶体管m
i1
的栅端通过叠加型校正数模转换器dac后连接至输出驱动级中的输入晶体管m
i2
的栅端；在p型pmos输入晶体管中，输入晶体管m
i1
和m
i2
的漏端分别接地，负载z
l1
和z
l2
同时连接电源v
dd
；在n型nmos输入晶体管中，输入晶体管m
i1
和m
i2
的漏端同时连接电源v
dd
，负载z
l1
和z
l2
分别接地。
37.在理想情况下，v
ro
＝v
ref
，即基准电压源的输出电压v
ref
等于驱动级的输出电压v
ro
。而在实际cmos工艺条件下晶体管与电阻的相关参数均受到工艺波动的影响，v
ro
与v
ref
之间存在失调电压v
os
，其示意图如图2所示。失调电压v
os
的成因由以下几点因素导致：偏置级误差放大器a1自身存在失调电压v
os1
，主要由误差放大器a1的输入对管和电流镜负载管的失配所导致；偏置级输入管m
i1
与驱动级输入管m
i2
之间存在复制误差，直接导致m
i1
的栅源电压v
gs1
与m
i2
的栅源电压v
gs2
存在电压差v
os2
；偏置级负载与驱动级负载之间存在复制误差，所以由负载决定的输入管静态偏置电流存在差异，间接导致电压差v
os2
。以上3项为非相关误差电压，其累加结果将作为源跟随基准缓冲器的总失调电压。
38.在adc芯片实际使用中，各芯片内的基准缓冲器失调电压数值满足正态分布规律。若不在片上补偿基准缓冲器的失调电压v
os
，则需要在测试阶段首先提取出各芯片基准缓冲器的失调电压v
os
，而后由数字校正运算模块调节adc的输入输出特性曲线。为避免测试阶段的繁杂工作，本发明实施例所提出的失调校正方案如(1)所示，其核心原理为微调输入晶体管m
i2
栅端电压即：v
g2
＝v
g1
+va，其中va为失调校正电路所提供的校正补偿电压。在驱动级负载固定的情况下，校正补偿电压va将直接影响驱动级输入晶体管m
i2
的源端电位即缓冲器输出电压v
ro
的数值。
[0039]vro-v
ref
＝(v
os1
+v
os2
)-vaꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
(1)
[0040]
如图3所示，在现有的复制型源跟随基准电压缓冲器上增加了失调自校正控制器
和叠加型校正数模转换器dac结构。其中失调自校正控制器负责将校正补偿电压va变动后得到的驱动级的输出电压v
ro
与基准电压源的输出电压v
ref
进行比较，再根据比较结果调整校正补偿电压va的正负和大小，数次执行此调节过程后，可以将驱动级的输出电压v
ro
与基准电压源的输出电压v
ref
的差值控制在要求的范围内，从而实现失调电压的消除目标，得到最终配置形态的源跟随基准缓冲器。模拟域的校正补偿电压va由叠加型校正数模转换器dac提供，其输入数据由失调自校正控制器提供并更新。在失调自校正控制器中，高精度比较器a2负责将驱动级的输出电压v
ro
与基准电压源的输出电压v
ref
的数值大小进行比较，其结果送至sar逻辑单元，以决定下一次校正过程的叠加型校正数模转换器dac输入码值。事件触发器负责接收芯片发送的失调校正起始信号trigger，以此开始新一轮的失调校正过程。
[0041]
如图4所示，为保证比较器的精度并尽可能降低其自身的失调电压v
os3
，高精度比较器a2采用3级预放大pa加相关双采样cds的电路结构，将3级预放大pa的失调电压存储于电容上，并依据3级预放大pa的小信号增益，抑制最后一级latch的失调影响，从而保证高精度比较器a2的绝对值误差和低噪声性能。基准缓冲器校正后失调电压如(2)所示，
[0042]
|(v
os1
+v
os2
)-va|≤|
△va
+v
os3
|
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
(2)
[0043]
sar逻辑单元可采用同步或异步时序来实现，并根据芯片对校正时长的容忍度，来决定sar逻辑单元的工作时钟频率。事件触发器在失调校正起始信号trigger的上升沿解除对高精度比较器a2的复位状态，而后控制高精度比较器a2进入失调存储相，之后解除sar逻辑单元的复位状态，使其接收高精度比较器a2的输出结果，并以此更新叠加型校正数模转换器dac的输入码值。
[0044]
如图5所示，本发明的叠加型校正数模转换器dac电路包括：基准电流发生器、复制电流镜以及电阻分压器。叠加型校正数模转换器dac通过采用电阻串分压结构来实现，其具有天然的单调性，并依据cmos工艺的电阻相对精度，保证了叠加型校正数模转换器dac的线性度。基准电流发生器基于误差放大器a3、nmos钳位管m
n1
、基准电阻m
·
r0以及pmos电流镜m
p1
。基于误差放大器a3的开环直流增益，将输入基准电压l/(l+n)
·vref
钳位于m3的源端，进而得到基准电流i0＝l/(l+n)
·vref
/(m
·
r0)。之后由二极管接法的m
p1
得到电流镜栅端电压。将m
n1
与m
p1
的栅端电压分别复制到m
n2
与m
p2
，m
n2
源端的负载电阻m
·k·
r0由m
n2
与m
n1
的并联个数比例k所决定，以保证m
n1
与m
n2
在对应比例的偏置电流下具有相同的v
gs
电压。
[0045]
设定m
n1
与m
n2
所在支路的电流比为k:1，则流经电阻分压器的电流为i1＝l/(l+n)
·vref
/(m
·k·
r0)。此时电阻分压器的最小校正电压步长为δva＝l/(l+n)
·vref
/(m
·
k)。可知，δva与叠加型校正数模转换器dac电路中的晶体管和电阻的器件参数基本无关，只与器件的串并联个数相关。叠加型校正数模转换器dac的校正电压如(3)所示，其与基准电压源的输出电压v
ref
为常数比例关系，其具备极高的抗工艺、电压、温度(pvt)波动的稳定性。
[0046][0047]
叠加型校正数模转换器dac的电阻分压器采用直接串联结构实现，即n-bit校正精度需要2n个单位校正电阻δr。由于叠加型校正数模转换器dac为叠加型架构，而不需要提供全摆幅的输出范围，因此叠加型校正数模转换器dac只聚焦于失调电压v
os
的补偿，实现了校正精度与校正硬件代价的有效平衡。
[0048]
以pmos型输入晶体管和电流源负载的结构为例，本发明通过晶体管级仿真验证了所提出的失调自校正技术。如图6所示，源跟随基准缓冲器的输入电压v
ref
＝2.5v，通过1000个芯片样本的蒙特卡罗仿真可知，缓冲器的失调电压分布在
±
5mv范围内。因此本发明选定叠加型校正数模转换器dac的精度为7-bit，共计128个校正步长，单位校正步长对应约80μv的补偿电压。因此经过7个校正周期后，最大最小两个失调电压样本对应的缓冲器，均能够将失调电压校正至
±
80μv以内，1000个芯片样本的校正结果也充分证实了本发明所提出技术的有效性。
[0049]
本发明设计了一款16-bit 2ksps iσδ-adc以及一款14-bit 500ksps sar-adc。这两款数模转换器adc均集成了本发明所提出的带失调自校正技术的源跟随基准缓冲器，并根据失调自校正前后adc的输入输出特性曲线，验证了源跟随基准缓冲器的模块功能。
[0050]
实施例一
[0051]
本发明所设计的iσδ-adc主体电路如图7所示，其包括：2阶级联反馈型(cifb)iσδ调制器、单bit量化器以及时域数字抽取滤波器。iσδ-adc所集成的关键伺服电路包括：带隙基准源与源跟随基准缓冲器。2阶cifb调制器采用开关电容结构，源跟随基准缓冲器负责在调制器的反馈相启动后给积分器电容进行充电，在反馈相结束时，使得电容两端电压建立到指定数值，以满足iσδ调制器的数学模型。
[0052]vro
为源跟随基准缓冲器的输出，也是调制器的正相反馈电压，调制器的负相反馈电压为gnd地电位，公式(4)列举了本发明所提出的iσδ调制器的时域输入输出方程。
[0053][0054]vip
与v
in
为模拟差分输入信号、n为调制器过采样率、di为调制器第i个过采样时刻的输出、eq为n个过采样周期后的adc的量化误差。由公式(4)可知，正相反馈电压v
ro
与原始输入信号为本征线性关系，因此基准缓冲器的失调电压将直接影响iσδ-adc的输入输出特性曲线，从而引入绝对值误差，降低信号采集系统的绝对值精度。另一个应用过程中的关键问题是：对于多个adc芯片，其内部的基准缓冲器失调电压各不相同，因此即使这些adc芯片采用同一个基准电压源v
ref
，最终送入iσδ调制器的正相反馈电压v
ro
也会因芯片而异。因此对于基准缓冲器失调电压的校正也能提升多个adc芯片的性能一致性。
[0055]
对本发明实施例一提出的iσδ-adc进行整体仿真，并以其输出减去输入的量化误差来评判adc的绝对值误差。应用本发明所提出的失调校正技术后，源跟随基准缓冲器的失调电压从
±
5mv被大幅减弱至
±
80μv，进而iσδ-adc的量化误差也从
±
13lsb减弱至
±
0.8lsb以内。
[0056]
实施例二
[0057]
本发明所设计的sar-adc主体电路结构如图8所示，其包括：电荷再分配型数模转换器cdac、3相开关阵列、高精度比较器、sar逻辑控制器。
[0058]
sar-adc同样集成了片上带隙基准源以及本发明提出的源跟随基准缓冲器，每一个奈奎斯特周期内，由sar逻辑控制器控制开关阵列的时序，从而对电荷再分配型数模转换器cdac中的电容下极板进行各步骤操作。电荷再分配型数模转换器cdac首先连接至模拟差分输入信号v
ip
与v
in
，完成信号采样，而后依据比较器的输出结果从电荷再分配型数模转换器cdac高位c
14
开始依次连接基准缓冲器的输出电压v
ro
。缓冲器的输出电压v
ro
需要在每一
个sar时钟周期内对选定电容进行精确充电，以保证电容上极板的电压建立稳定和比较器的正确判断，直至最低位电容c1完成充电后，结束本次奈奎斯特周期，并输出14-bit量化数据。奈奎斯特周期结束后，电荷再分配型数模转换器cdac高位段电容上级板电位v
xp
如(5)所示：
[0059][0060]
其中c
mt
和c
lt
分别为高位段和低位段电容的总容值，其具体数值如(6)(7)所示，cu为电荷再分配型数模转换器cdac的单位电容值，cb为分段桥联电容。由(5)可知，基准缓冲器的失调电压也会直接影响sar-adc的输入输出特性曲线。
[0061][0062][0063]
由上述理论分析可知，基准缓冲器的输出电压对adc的绝对值误差有直接影响，因此本发明所提出的失调自校正技术能够很好地满足高精度adc的性能需求。对本发明实例二所设计的sar-adc进行整体仿真，并以其输出减去输入的量化误差来评判adc的绝对值误差，可以得到与实施例一相同规律的仿真结果。
[0064]
以上仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。