半导体器件和减轻其输入和输出信号之间的延迟的方法与流程

1.本发明的实施例提供了一种半导体器件和减轻其输入信号和输出信号之间的延迟的方法。


背景技术：

2.电平转换器可以用在多种半导体器件中以接收第一电压域中的输入信号并输出第二电压域中的输出信号。第一电压域可以高于或低于第二电压域。这种电平转换器被用在电路的部分之间具有不同电压要求的半导体器件的电路中。即，提供较低电压以操作能够在较低电压域中操作的电路的部分，并且提供较高电压以操作能够在较高电压域中操作的电路的部分。


技术实现要素：

3.根据本发明实施例的一个方面，提供了一种半导体器件，包括：输入端，被配置为接收第一电压域中的输入信号；电平转换器，连接到输入端，并且被配置为将输入信号从第一电压域转换到第二电压域；输出端；以及开关模块，被配置为将输入端和电平转换器中的一个连接到输出端。
4.根据本发明实施例的另一个方面，提供了一种半导体器件，包括：电平转换器；以及开关模块，包括被配置为接收第一电压的vdd节点和被配置为接收第二电压的vddm节点，开关模块被配置为将vdd节点和vddm节点中的一个连接到电平转换器。
5.根据本发明实施例的又一个方面，提供了一种减轻半导体器件的输入信号和输出信号之间的延迟的方法，该方法包括：接收第一电压域中的输入信号，第一电压域具有对应于第一电压的高逻辑电平；当第一电压低于第二电压时，将输入信号从第一电压域转换到第二电压域，第二电压域具有对应于第二电压的高逻辑电平；以及当第一电压高于第二电压时，输出第一电压域中的输出信号。
附图说明
6.当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面：
7.图1是说明根据本公开的多种实施例的示例性半导体器件的示意框图；
8.图2是说明根据本公开的各个实施例的示例性电平转换器和示例性开关模块的示意电路图；
9.图3是示出根据本公开的多种实施例的开关模块的示例性开关的示意电路图；
10.图4是说明根据本公开的多种实施例的另一示例性半导体器件的示意框图；
11.图5是说明根据本公开的多种实施例的示例性电平转换器和示例性开关模块的示意电路图；
12.图6是说明根据本公开的多种实施例的另一示例性半导体器件的示意框图；
13.图7是说明根据本公开的多种实施例的另一示例性半导体器件的示意框图；和
14.图8是说明根据本公开的多种实施例的减轻半导体器件的输入信号和输出信号之间的延迟的示例性方法的流程图。
具体实施方式
15.以下公开提供了许多不同的实施例或示例，用于实现所提供主题的不同特征。下面描述组件和布置的具体示例以简化本公开。当然，这些仅仅是示例并且不旨在进行限制。此外，本公开可以在多种示例中重复参考数字和/或字母。这种重复是为了简单和清楚的目的，并且其本身并不规定所讨论的多种实施例和/或配置之间的关系。
16.电平转换器可以用在多种半导体器件中以接收第一电压域中的第一输入信号并输出第二电压域中的第二输出信号。第一电压域可以高于或低于第二电压域。这种电平转换器被用在电路的部分之间具有不同电压要求的半导体器件的电路中。即，提供较低电压以操作能够在较低电压域中操作的电路的部分，并且提供较高电压以操作能够在较高电压域中操作的电路的部分。
17.电平转换器易受某些限制的影响。例如，由于输入信号在到达输出之前要经过的晶体管的数量，所以存在与电平转换器相关联的延迟。在电平转换器的电平转换操作期间，输出信号的上升沿可能滞后于输入信号的上升沿。这样的延迟也可能是由于电平转换器在比输入信号的电压域低的电压域中操作，这导致在电平转换操作期间晶体管的低栅极-源极电压。此外，电平转换器在电平转换操作期间可能会经历静态电流，这增加了其功耗。
18.如本文所描述的系统和方法包括半导体器件，例如根据本公开的多种实施例的图1、图4、图6的半导体器件100、400、600，其减轻了输入信号和输出信号之间的延迟。例如，半导体器件100、400、600包括电平转换器，例如电平转换器110、410、610，以及开关模块，例如开关模块120、420、620。电平转换器110、410、610连接在输入端(例如输入端(in))和输出(例如输出端(out))之间。输入端(in)接收第一电压域中的输入信号。当第一电压域低于第二电压域时，电平转换器110、410、610将输入信号从第一电压域转换到第二电压域。如下文将更详细描述的，当第一电压域高于第二电压域时，使用开关模块120、420、620使输出端(out)在第一电压域中操作，从而导致输入信号和输出信号之间更少的延迟。
19.图1是示出根据本公开的一些实施例的示例性半导体器件100的示意框图。如图1所示，半导体器件100包括电平转换器110、开关模块120、开关控制器130和逻辑电路140。电平转换器110和开关模块120连接在半导体器件100的输入端(in)和输出端(out)之间。输入端(in)被配置为接收第一电压域中的输入信号。第一电压域在对应于第一电压(例如，vdd伏特)的高逻辑电平和低逻辑电平(例如，0伏特)之间转变。
20.电平转换器110被配置为将输入信号从第一电压(vdd)域转换到第二电压域。第二电压域在对应于第二电压(例如，vddm伏特)的高逻辑电平和低逻辑电平(例如，0伏特)之间转换。第一电压(vdd)可以高于或低于第二电压(vddm)。
21.开关控制器130被配置为接收电压(vdd、vddm)并确定电压(vdd)是低于还是高于电压(vddm)。当确定电压(vdd)低于电压(vddm)时，即vdd＜vddm，开关控制器130生成具有低逻辑电平的控制信号(com)，否则，即当确定vdd＞vddm时，开关控制器130生成具有高逻辑电平的控制信号(com)。在一些实施例中，可以颠倒这种对应关系。例如，当确定vdd＜vddm时，开关控制器130生成具有高逻辑电平的控制信号(com)，否则，开关控制器130生成
具有低逻辑电平的控制信号(com)。
22.在一些实施例中，开关控制器130是半导体器件100的电源管理电路的部分，能够例如管理半导体器件100的功耗。
23.开关模块120响应于控制信号(com)以控制其开关活动。例如，当控制信号(com)为低逻辑电平时，开关模块120将输入端(in)与输出端(out)断开连接，并将电平转换器110连接到输出端(out)。以这种方式，如下所描述的，输出端(out)输出第二电压(vddm)域中的输出信号。另一方面，当控制信号(com)为高逻辑电平时，开关模块120将电平转换器110与输出端(out)断开连接，并将输入端(in)连接到输出端(out)。以这种方式，输出端(out)输出第一电压(vdd)域中的输出信号。
24.根据系统功能，逻辑电路140连接到输出端(out)并被配置为在第二电压(vddm)域中操作，并且将输出信号反相一次或多次。例如，在一些实施例中，逻辑电路140将输出信号反相一次。在这样的一些实施例中，当输出信号从低逻辑电平转变为高逻辑电平时，逻辑电路140输出低逻辑电平，例如0伏特，否则，即，输出信号从高逻辑电平转变为低逻辑电平，逻辑电路140输出高逻辑电平，例如，vddm伏特。在其他实施例中，逻辑电路140将输出信号反相两次。在这样的其他实施例中，当输出信号从低逻辑电平转变为高逻辑电平时，逻辑电路140输出高逻辑电平，例如，vddm伏特，否则，逻辑电路140输出低逻辑电平，例如，0伏特。在示例性实施例中，逻辑电路140包括not(非)门、and(与)门、nand(与非)门、or(或)门、nor(或非)门、xor(异或)门、xnor(同或)门、任何合适的逻辑门或其组合。
25.在替代实施例中，半导体器件100分配有开关控制器130和逻辑电路140中的至少一个。在这样的替代实施例中，开关控制器130和逻辑电路140中的至少一个可以连接到半导体器件100的外部。
26.图2中描绘了电平转换器110和开关模块120的示例支持电路。应当理解，这些电路是作为示例而非限制提供的，并且其他合适的电平转换器电路和开关模块电路在本公开的范围内。图2是示出根据本公开的多种实施例的示例性电平转换器110和示例性开关模块120的示意电路图。如图2所示，电平转换器110使用互补金属氧化物半导体(cmos)技术来实现，例如n型mos(nmos)和p型mos(pmos)晶体管。在操作中，cmos晶体管像开关一样操作。即，在导通状态下，开关闭合，而在截止状态下，开关断开。对于nmos晶体管，当超过nmos晶体管的阈值电压(vth)的电压施加到其栅极时，nmos晶体管导通并且电流在其源极和漏极之间通过，否则，nmos晶体管截止并且阻止电流在源极和漏极之间通过。在pmos晶体管的情况下，当超过pmos晶体管的阈值电压(vth)的电压施加到其栅极时，pmos晶体管处于截止状态并且阻止电流在其源极和漏极之间通过，否则，pmos晶体管导通并且电流在源极和漏极之间通过。
27.如图2所示，电平转换器110包括在第一电压(vdd)域中操作的反相器(inv)。电平转换器110还包括两个下拉nmos晶体管(n1、n2)、两个交叉耦合的pmos晶体管(p1、p4)以及在下拉nmos晶体管(n1、n2)和交叉耦合的pmos晶体管(p1、p4)之间的堆叠pmos晶体管(p2、p3、p5、p6)。
28.电平转换器110还包括开关(s1)，开关(s1)选择性地将接收电压(vddm)的vddm节点连接到其交叉耦合的pmos晶体管(p1、p4)。开关(s1)具有连接到vddm节点的第一开关端子、连接到电平转换器110的交叉耦合的pmos晶体管(p1、p4)的第二开关端子和被配置为接
收控制信号(com)的第三开关端子。在该示例性实施例中，开关(s1)是具有源极、漏极和栅极的pmos晶体管的形式，源极、漏极和栅极中的每个用作开关(s1)的第一开关端子、第二开关端子和第三开关端子中的对应一个。在另外的实施例中使用开关(s1)的其他配置。
29.开关模块120包括响应于控制信号(com)的开关(s2、s3)，其方式将在下文描述。尽管未示出，反相器连接在开关控制器130和开关(s3)之间。因此，当开关(s2)处的控制信号(com)处于高/低逻辑电平时，控制信号(com)的互补(即，低/高逻辑电平)处于开关(s3)处，反之亦然。
30.开关(s2)具有连接到输入端(in)的第一开关端子、连接到输出端(out)的第二开关端子和被配置为接收控制信号(com)的第三开关端子。开关(s3)具有连接到电平转换器110的节点(ls2)的第一开关端子、连接到输出端(out)的第二开关端子和配置为接收控制信号(com)的互补的第三开关端子。
31.在示例性实施例中，开关(s2、s3)中的至少一个具有图3所示的配置。在另外的实施例中使用开关(s2、s3)的其他配置。图3是示出根据本公开的多种实施例的示例性开关(s2、s3)的示意电路图。如图3所示，开关(s2、s3)为传输门形式，并且包括nmos晶体管310、与nmos晶体管310并联连接的pmos晶体管320、连接在nmos晶体管310的源极和pmos晶体管320的源极之间并用作开关(s2、s3)的第一开关端子的输入节点(tg1)以及连接在nmos晶体管310的漏极和pmos晶体管320的漏极之间并用作开关(s1、s2)的第二开关端子的输出节点(tg2)。用作开关(s1、s2)的第三开关端子的控制节点(tg3)连接到nmos晶体管310的栅极。反相器330连接在控制节点(tg3)和pmos晶体管320的栅极之间。因此，当控制节点(tg3)(即，开关s2、s3的第三开关端子)处的控制信号(com)处于高逻辑电平时，nmos晶体管和pmos晶体管310、320均导通，并且输入节点和输出节点(tg1、tg2)之间(即开关s1、s2的第一开关端子和第二开关端子之间)存在低电阻路径，否则，即，控制节点(tg3)处的控制信号(com)处于低逻辑电平，nmos和pmos晶体管310、320均截止并且输入节点和输出节点(tg1、tg2)之间存在高电阻路径。
32.在操作中，开关控制器130接收电压(vdd、vddm)并且确定电压(vdd)是低于还是高于电压(vddm)。当确定电压(vdd)小于电压(vddm)时，即vdd＜vddm，开关控制器130生成具有低逻辑电平的控制信号(com)，从而截止开关(s2)并且基本上同时导通开关(s1、s3)。因此，vddhd节点处的电压(vddhd)基本上等于电压(vddm)。此时，当输入端(in)的输入信号从高逻辑电平(即“1”)转变为低逻辑电平(即“0”)时，nmos晶体管(n1)保持截止，并且反相器(inv)的输出为高逻辑电平。反相器(inv)的输出使nmos晶体管n2导通，结果，电平转换器110的节点(ls2)被下拉，输出端(out)被放电到地，并且输出端(out)处的电压为0伏特。
33.此后，当输入信号从0转变为1时，nmos晶体管(n1)导通并且反相器(inv)的输出为低逻辑电平。这导致nmos(n2)截止并且pmos晶体管(p1-p3)导通。结果，电平转换器110的节点(ls1)被下拉，并且通过pmos晶体管(p1-p3)和开关(s3)输出端(out)被充电到电压(vddm)。
34.另一方面，当确定vdd》vddm时，开关控制器130生成具有高逻辑电平的控制信号(com)，从而导通开关(s2)，并且基本上同时，截止开关(s1，s3)。此时，当输入信号从1转变为0时，输出端(out)处的电压为0伏特。此后，当输入信号从0转变为1时，输出端(out)处的电压为vdd伏特。
35.综上所述，当vdd《vddm时，开关模块120将输入端(in)与输出端(out)断开连接，并且将电平转换器110连接到输出端(out)。因此，输入信号沿着通过电平转换器110的路径行进。因此，输入信号和输出信号之间的延迟可以归因于电平转换器110。另一方面，当vdd》vddm时，开关模块120将电平转换器110与输出端(out)断开连接，并且将输入端(in)连接到输出端(out)。因此，输入信号沿着绕过电平转换器110的单独路径行进。因此，在半导体器件100的输入信号和输出信号之间可以存在较少延迟。例如，与常规半导体器件相比，输入信号和输出信号的上升沿之间的延迟可以减少例如10％、20％或更多。
36.此外，当vdd》vddm时，电平转换器110的vddm节点与电平转换器110的交叉耦合的晶体管(p1、p4)断开连接。这避免了在电平转换器120中建立静态电流并且因此降低了半导体器件100的功耗。
37.图4是示出根据本公开的一些实施例的另一示例性半导体器件400的示意框图。如图4所示，半导体器件400包括电平转换器410、开关模块420、开关控制器430和逻辑电路440。电平转换器410连接在半导体器件400的输入端(in)和输出端(out)之间。输入端(in)被配置为接收第一电压域中的输入信号。第一电压域在对应于第一电压(例如，vdd伏特)的高逻辑电平和低逻辑电平(例如，0伏特)之间转变。
38.电平转换器410被配置为将输入信号从第一电压(vdd)域转换到第二电压域。第二电压域在对应于第二电压(例如，vddm伏特)的高逻辑电平和低逻辑电平(例如，0伏特)之间转换。第一电压(vdd)可以高于或低于第二电压(vddm)。
39.开关控制器430被配置为接收电压(vdd、vddm)并确定电压(vdd)是低于还是高于电压(vddm)。当确定电压(vdd)低于电压(vddm)时，即vdd《vddm，开关控制器430生成具有低逻辑电平的控制信号(com)，否则，即当确定vdd＞vddm时，开关控制器430生成具有高逻辑电平的控制信号(com)。在一些实施例中可以颠倒这种对应关系。例如，当确定vdd＜vddm时，开关控制器430生成具有高逻辑电平的控制信号(com)，否则，开关控制器430生成具有低逻辑电平的控制信号(com)。
40.在一些实施例中，开关控制器430是半导体器件400的电源管理电路的部分，能够例如管理半导体器件400的功耗。
41.开关模块420响应于控制信号(com)以控制其开关活动。例如，当控制信号(com)为低逻辑电平时，开关模块420将接收电压(vdd)的vdd节点与电平转换器410断开连接，并且将接收电压(vddm)的vddm节点连接到电平转换器410。以这种方式，如下所描述的，输出端(out)输出第二电压(vddm)域中的输出信号。另一方面，当控制信号(com)为高逻辑电平时，开关模块420将vddm节点与电平转换器410断开连接，并将vdd节点连接到电平转换器410。以这种方式，如下面将描述的，输出端(out)输出第一电压(vdd)域的输出信号。
42.根据系统功能，逻辑电路440连接到输出端(out)并被配置为在第二电压(vddm)域中操作，并且将输出信号反相一次或多次。因为逻辑电路440的结构和操作类似于上文结合逻辑电路140所描述的那些，为了简洁起见，这里将省略对其的详细描述。
43.在替代实施例中，半导体器件400分配有开关控制器430和逻辑电路440中的至少一个。在这样的替代实施例中，开关控制器430和逻辑电路440中的至少一个可以连接到半导体器件400的外部。
44.图5中描绘了电平转换器410和开关模块420的示例支持电路。应当理解，这些电路
是作为示例而非限制提供的，并且其他合适的电平转换器电路和开关模块电路在本公开的范围内。图5是示出根据本公开的多种实施例的示例性电平转换器410和示例性开关模块420的示意电路图。如图5所示，电平转换器410包括在第一电压(vdd)域中操作的反相器(inv)。电平转换器410还包括两个下拉nmos晶体管(n1、n2)、两个交叉耦合的pmos晶体管(p1，p4)以及在下拉nmos晶体管(n1、n2)和交叉耦合的pmos晶体管(p1、p4)之间的堆叠pmos晶体管(p2、p3、p5、p6)。
45.开关模块420包括响应于控制其开关活动的控制信号(com)的开关(s4、s5)，其方式将在下文描述。尽管未示出，反相器连接在开关控制器430和开关(s5)之间。因此，当开关(s4)处的控制信号(com)处于高/低逻辑电平时，控制信号(com)的互补(即，低/高逻辑电平)处于开关(s5)处，反之亦然。
46.开关(s4)将接收电压(vddm)的vddm节点选择性地连接到电平转换器410的交叉耦合的pmos晶体管(pl、p4)。开关(s4)具有连接到vddm节点的第一开关端子、连接到电平转换器410的交叉耦合的pmos晶体管(p1、p4)的第二开关端子以及被配置为接收控制信号(com)的第三开关端子。
47.开关(s5)将接收电压(vdd)的vdd节点选择性地连接到电平转换器410的交叉耦合的pmos晶体管(pl、p4)。开关(s5)具有连接到vdd节点的第一开关端子、连接到电平转换器410的交叉耦合的pmos晶体管(p1、p4)的第二开关端子以及被配置为接收控制信号(com)的互补的第三开关端子。
48.在该示例性实施例中，开关(s4、s5)是具有源极、漏极和栅极的pmos晶体管的形式，源极、漏极和栅极中的每个用作开关(s4、s5)的第一开关端子、第二开关端子和第三开关端子中的对应一个。在另外的实施例中使用开关(s4、s5)的其他配置。
49.在操作中，开关控制器430接收电压(vdd、vddm)并且确定电压(vdd)是低于还是高于电压(vddm)。当确定电压vdd小于电压(vddm)时，即vdd《vddm，开关控制器430生成具有低逻辑电平的控制信号(com)，从而导通开关(s4)并且基本上同时截止开关(s5)。因此，vmax节点处的电压(vmax)基本上等于电压(vddm)。此时，当输入端(in)处的输入信号从高逻辑电平(即“1”)转变为低逻辑电平(即“0”)时，nmos晶体管(n1)保持截止，并且反相器(inv)的输出为高逻辑电平。反相器(inv)的输出使nmos晶体管n2导通，结果，电平转换器410的节点(ls2)被下拉，输出端(out)被放电到地，并且输出端(out)处的电压为0伏。
50.此后，当输入信号从0转变为1时，nmos晶体管(nl)导通并且反相器(inv)的输出为低逻辑电平。这导致nmos(n2)截止并且pmos晶体管(p1-p3)导通。结果，电平转换器410的节点(ls1)被下拉，并且通过pmos晶体管(p1-p3)输出端(out)被充电到电压(vddm)。
51.另一方面，当确定vdd》vddm时，开关控制器430生成具有高逻辑电平的控制信号(com)，从而截止开关(s4)，并且基本上同时，导通开关(s5)。因此，vmax节点处的电压(vmax)基本上等于电压(vdd)。此时，当输入信号从1转变为0时，nmos晶体管(n1)保持截止并且反相器(inv)的输出为高逻辑电平。反相器(inv)的输出使nmos晶体管n2导通，结果，电平转换器410的节点(ls2)被下拉，输出端(out)被放电到地，并且输出端(out)处的电压为0伏特。
52.此后，当输入信号从0转变为1时，nmos晶体管(nl)导通并且反相器(inv)的输出为低逻辑电平。这导致nmos(n2)截止并且pmos晶体管(p1-p3)导通。结果，电平转换器410的节
点(ls1)被下拉，并且通过pmos晶体管(p1-p3)输出端(out)被充电到电压(vdd)。
53.综上所述，当vdd《vddm时，开关模块420将vdd节点与电平转换器410断开连接，并且将vddm节点连接到电平转换器410，当vdd》vddm时，开关模块420将vddm节点与电平转换器断开连接，并且将vdd节点连接到电平转换器。因此，电平转换器410始终由电压(vmax)供电，电压(vmax)基本上等于电压(vdd、vddm)中较高的一个。这导致电平转换器410的晶体管(p1-p3)的高栅极-源极电压(vgs)，从而更多的充电电流流过电平转换器410的晶体管(p1-p3)。因此，半导体器件400的输入信号和输出信号之间可以存在较小的延迟。例如，与常规半导体器件相比，半导体器件400的输入信号和输出信号的上升沿之间的延迟可以减少例如10％、20％或更多。
54.图6是示出根据本公开的一些实施例的另一示例性半导体器件600的示意框图。如图6所示，半导体器件600包括电平转换器610、开关模块620、开关控制器630和逻辑电路640。电平转换器610连接在半导体器件的输入端(in)和输出端(out)之间。600。输入端(in)被配置为接收第一电压域中的输入信号。第一电压域在对应于第一电压(例如，vdd伏特)的高逻辑电平和低逻辑电平(例如，0伏特)之间转换。
55.电平转换器610被配置为将输入信号从第一电压(vdd)域转换到第二电压域。第二电压域在对应于第二电压(例如，vddm伏特)的高逻辑电平和低逻辑电平(例如0伏特)之间转换。第一电压(vdd)可以高于或低于第二电压(vddm)。
56.开关控制器630被配置为接收电压(vdd、vddm)并确定电压(vdd)是低于还是高于电压(vddm)。当确定电压(vdd)低于电压(vddm)时，即vdd＜vddm，开关控制器630生成具有低逻辑电平的控制信号(com)，否则，即当确定vdd＞vddm时，开关控制器630生成具有高逻辑电平的控制信号(com)。在一些实施例中可以颠倒这种对应关系。例如，当确定vdd＜vddm时，开关控制器630生成具有高逻辑电平的控制信号(com)，否则，开关控制器630生成具有低逻辑电平的控制信号(com)。
57.在一些实施例中，开关控制器630是半导体器件600的电源管理电路的部分，能够例如管理半导体器件600的功耗。
58.开关模块620响应于控制信号(com)以控制其开关活动。例如，当控制信号(com)为低逻辑电平时，开关模块620将接收电压(vdd)的vdd节点与输出端(out)断开连接。以这种方式，如下所描述的，输出端(out)输出第二电压(vddm)域中的输出信号。另一方面，当控制信号(com)为高逻辑电平时，开关模块420将vdd节点连接到输出端(out)。以这种方式，如下所描述的，输出端(out)输出第一电压(vdd)域中的输出信号。
59.根据系统功能，逻辑电路640连接到输出端(out)并被配置为在第二电压(vddm)域中操作，并且将输出信号反相一次或多次。因为逻辑电路640的结构和操作类似于上文结合逻辑电路140和逻辑电路440所描述的那些，为了简洁起见，在此省略对其的详细描述。
60.在替代实施例中，半导体器件600分配有开关控制器630和逻辑电路640中的至少一个。在这样的替代实施例中，开关控制器630和逻辑电路640中的至少一个可以连接到半导体器件600的外部。
61.图7中描绘了电平转换器610和开关模块620的示例支持电路。应当理解，这些电路是作为示例而非限制提供的，并且其他合适的电平转换器电路和开关模块电路在本公开的范围内。图7是示出根据本公开的多种实施例的示例性电平转换器610和示例性开关模块
620的示意电路图。如图7所示，电平转换器610包括在第一电压(vdd)域中操作的反相器(inv)。电平转换器610还包括两个下拉nmos晶体管(n1、n2)、两个交叉耦合的pmos晶体管(p1、p4)以及在下拉nmos晶体管(n1、n2)和交叉耦合的pmos晶体管(p1、p4)之间的堆叠pmos晶体管(p2、p3、p5、p6)。
62.电平转换器610还包括开关(s6)，开关(s6)选择性地将接收电压(vddm)的vddm节点连接到电平转换器610的交叉耦合的pmos晶体管(p1、p4)。开关(s6)具有连接到vddm节点的第一开关端子、连接到电平转换器610的交叉耦合的pmos晶体管(p1、p4)的第二开关端子以及被配置为接收控制信号(com)的第三开关端子。在该示例性实施例中，开关(s6)是具有源极、漏极和栅极的pmos晶体管的形式，源极、漏极和栅极中的每个用作开关(s6)的第一开关端子、第二开关端子和第三开关端子中的对应一个。在另外的实施例中使用开关(s6)的其他配置。
63.电平转换器610的晶体管(n1、n2、p1-p6)中的一个或多个可以被配置为接收控制信号(com)。在该示例性实施例中，如图7所示，pmos晶体管(p3、p6)中的每个具有被配置为接收控制信号(com)的栅极。
64.开关模块620包括开关(s7、s8)。开关(s7)具有第一开关端子、连接到输出端(out)的第二开关端子以及连接到反相器(inv)的第三开关端子。第二开关(s8)具有连接到接收电压(vdd)的vdd节点的第一开关端子、连接到开关(s7)的第一开关端子的第二开关端子以及被配置为接收控制信号(com)的互补的第三开关端子。在该示例性实施例中，开关(s7、s8)是具有源极、漏极和栅极的pmos晶体管的形式，源极、漏极和栅极中的每个用作第一开关端子、第二开关端子和第三开关端子中的对应一个。在另外的实施例中使用开关(s7、s8)的其他配置。
65.在操作中，开关控制器630接收电压(vdd、vddm)并确定电压(vdd)是低于还是高于域电压(vddm)。当确定电压(vdd)小于电压(vddm)时，即vdd＜vddm，开关控制器630生成具有低逻辑电平的控制信号(com)，从而关闭截止(s8)并且基本上同时导通pmos晶体管(p3、p6)和开关(s6)。此时，当输入端(in)处的输入信号从高逻辑电平(即“1”)转变为低逻辑电平(即“0”)时，nmos晶体管(n1)保持截止，并且反相器(inv)的输出为高逻辑电平。反相器(inv)的输出使nmos晶体管(n2)导通，结果，电平转换器610的节点(ls2)被下拉，输出端(out)被放电到地，并且输出端(out)处的电压为0伏。
66.此后，当输入信号从0转变为1时，nmos晶体管(nl)导通并且反相器(inv)的输出为低逻辑电平。这导致nmos(n2)截止并且pmos晶体管(p1、p2)导通。结果，电平转换器610的节点(ls1)被下拉，并且通过pmos晶体管(p1-p3)输出端(out)被充电到电压(vddm)。
67.另一方面，当确定vdd》vddm时，开关控制器630生成具有高逻辑电平的控制信号(com)，从而导通开关(s8)，并且基本上同时，截止晶体管(p3、p6)和开关(s6)。此时，当输入端(in)处的输入信号从1转变为0时，nmos晶体管(n1)保持截止并且反相器(inv)的输出为高逻辑电平。反相器(inv)的输出使nmos晶体管n2导通并且开关(s7)截止，结果，电平转换器410的节点(ls2)被下拉，输出端(out)被放电到地，并且输出端(out)处的电压为0伏特。
68.此后，当输入信号从0转变为1时，反相器(inv)的输出为低逻辑电平。这导致nmos(n2)截止并且开关(s7)导通。结果，输出端(out)处的电压为vdd伏特。
69.综上所述，当vdd《vddm时并且在输入信号从0到1的转变期间，输入信号沿着通过
电平转换器610的pmos晶体管(p1-p3)的路径行进。因此，输入信号和输出信号的上升沿之间的延迟可归因于电平转换器610的pmos晶体管(p1-p3)。另一方面，当vdd》vddm时并且在输入信号从0到1的转变期间，开关模块620将vdd节点连接到输出端(out)。因此，输入信号沿着绕过电平转换器610的pmos晶体管(p1-p3)的单独路径行进。因此，半导体器件600的输入信号和输出信号之间可以存在较少延迟。例如，与常规半导体器件相比，半导体器件600的输入信号和输出信号的上升沿之间的延迟可以减少例如10％、20％或更多。
70.此外，当vdd》vddm时，电平转换器610的vddm节点与电平转换器610的交叉耦合的晶体管(p1、p4)断开连接。这避免了在电平转换器610中建立静态电流并且因此降低了半导体器件600的功耗。
71.图8是示出根据本公开的多种实施例的减轻半导体器件的输入信号和输出信号之间的延迟的示例性方法800的流程图。为便于理解，现在将进一步参考图2、图5和图7描述方法800。可以理解，方法800适用于除了图2、图5和图7的结构之外的结构。此外，可以理解，在方法800的替代实施例中，可以在方法800之前、期间和之后提供额外的操作，并且可以替换或消除下面描述的一些操作。
72.在操作810中，接收第一电压域中的输入信号，第一电压域具有对应于第一电压的高逻辑电平。例如，输入端(in)接收第一电压(vdd)域中的输入信号，第一电压(vdd)域具有对应于第一电压(vdd)的高逻辑电平，如关于图2、图5和图7所描述的。
73.在操作820中，当第一电压低于第二电压时，输入信号从第一电压域转换到第二电压域，第二电压域具有对应于第二电压的高逻辑电平。例如，当第一电压(vdd)低于第二电压(vddm)时，电平转换器110、410、610将输入信号从第一电压(vdd)域转换到第二电压(vddm)域，第二电压(vddm)域具有对应于第二电压(vddm)的高逻辑电平，如关于图2、图5和图7所描述的。
74.在操作830中，当第一电压高于第二电压时，输出第一电压域中的输出信号。例如，当第一电压(vdd)高于第二电压(vddm)时，输出端(out)输出第一电压(vdd)域中的输出信号，如关于图2、图5和图7所描述的。因此，本公开的半导体器件的输入信号和输出信号之间可以存在较小的延迟。例如，与常规半导体器件相比，本公开的半导体器件的输入信号和输出信号的上升沿之间的延迟可以减少例如10％、20％或更多。
75.在一种实施例中，一种半导体器件包括输入端、电平转换器、输出端和开关模块。输入端被配置为接收第一电压域中的输入信号。电平转换器连接到输入端并且被配置为将输入信号从第一电压域转换到第二电压域。开关模块被配置为将输入和电平转换器之一连接到输出。
76.在一些实施例中，第一电压域具有对应于第一电压的高逻辑电平；第二电压域具有对应于第二电压的高逻辑电平；开关模块被配置为当第一电压低于第二电压时将输入端与输出端断开连接并且将电平转换器连接到输出端；开关模块被配置为当第一电压高于第二电压时将电平转换器与输出端断开连接并且将输入端连接到输出端。
77.在一些实施例中，开关模块包括：第一开关，连接在输入端和输出端之间并且响应于控制信号；第二开关，连接在电平转换器和输出端之间并且响应于控制信号的互补。
78.在一些实施例中，第一开关和第二开关中的至少一个是传输门的形式。
79.在一些实施例中，电平转换器包括：交叉耦合的晶体管；和vddm节点；和开关，连接
在vddm节点和交叉耦合的晶体管之间并且响应于控制信号。
80.在一些实施例中，半导体器件还包括开关控制器，开关控制器被配置为生成控制信号以由开关模块接收并且控制开关模块的开关活动。
81.在一些实施例中，半导体器件还包括逻辑电路，逻辑电路被配置为将输出端处的输出信号反相一次或多次。
82.在另一种实施例中，一种半导体器件包括电平转换器和开关模块。开关模块包括被配置为接收第一电压的vdd节点并且被配置为接收第二电压的vddm节点。开关模块被配置为将vdd节点和vddm节点中的一个连接到电平转换器。
83.在一些实施例中，开关模块被配置为当第一电压低于第二电压时，将vdd节点与电平转换器断开连接并且将vddm节点连接到电平转换器；和开关模块被配置为当第一电压高于第二电压时，将vddm节点与电平转换器断开连接并且将vdd节点连接到电平转换器。
84.在一些实施例中，开关模块包括：第一开关，连接在vddm节点和电平转换器之间并且响应于控制信号；和第二开关，连接在vdd节点和电平转换器之间并且响应于控制信号的互补。
85.在一些实施例中，第一开关和第二开关中的至少一个是p型金属氧化物半导体(pmos)晶体管的形式。
86.在一些实施例中，半导体器件，还包括开关控制器，开关控制器被配置为生成控制信号以由开关模块接收并且控制开关模块的开关活动。
87.在一些实施例中，半导体器件还包括逻辑电路，逻辑电路连接到电平转换器并且被配置为将输出信号反相一次或多次。
88.在另一种实施例中，一种减轻半导体器件的输入信号和输出信号之间的延迟的方法包括：接收第一电压域中的输入信号，第一电压域具有对应于第一电压的高逻辑电平；当第一电压低于第二电压时，将输入信号从第一电压域转换到第二电压域，第二电压域具有对应于第二电压的高逻辑电平；当第一电压高于第二电压时，输出第一电压域中的输出信号。
89.在一些实施例中，方法还包括：当第一电压低于第二电压时，将输入端与输出端断开连接并且将电平转换器连接到输出端；和当第一电压高于第二电压时，将电平转换器与输出端断开连接并且将输入端连接到输出端。
90.在一些实施例中，方法还包括：当第一电压低于第二电压时，将vddm节点连接到交叉耦合的晶体管；和当第一电压高于第二电压时，将vddm节点与交叉耦合的晶体管断开连接。
91.在一些实施例中，方法还包括：当第一电压低于第二电压时，将vdd节点与交叉耦合的晶体管断开连接并且将vddm节点连接到交叉耦合的晶体管；和当第一电压高于第二电压时，将vddm节点与交叉耦合的晶体管断开连接并且将vdd节点连接到交叉耦合的晶体管。
92.在一些实施例中，方法还包括：当第一电压低于第二电压时，将vdd节点与输出端断开连接；和当第一电压高于第二电压时，将vdd节点连接到输出端。
93.在一些实施例中，方法还包括：当第一电压低于第二电压时，导通堆叠的晶体管；和当第一电压高于第二电压时，截止堆叠的晶体管。
94.在一些实施例中，方法还包括将输出信号反相一次或多次。
95.上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行多种改变、替换以及改变。