一种适用于数字LDO的高速比较器

一种适用于数字ldo的高速比较器
技术领域
1.本发明涉及集成电路电源管理技术领域，具体是一种适用于数字ldo的高速比较器。


背景技术：

2.比较器是数字ldo的关键组成模块，它对ldo输入参考电压与输出电压进行量化比较，动态控制功率管的导通数目，实现ldo输出电压的稳定。工作速度、电源电压与输入失调电压是比较器的三个重要性能指标，对于数字ldo的性能具有重要影响。
3.根据结构不同，常见的比较器可以分为以下三类：单级比较器，两级比较器与三级比较器。单级比较器具有低静态电流、轨至轨输出、快速反馈比较的特点，但它的比较速度受到锁存器尾电流限制，且采用了多晶体管堆叠结构，需要1v以上的电源电压；两级比较器通常采用pmos管锁存输入结构，具有高输入电压、快速比较特性，且减少了堆叠的晶体管数目，因此允许工作的电压进一步降低；三级比较器则是在二级比较器的输出端增设了一个额外的前置放大级，进一步提高了比较速度；但在低电源电压工作场景，如近阈值电压条件下，传统三级比较器前面两级电路的输出增益急剧减小，导致输入至第三级前置放大电路的电压精度大幅下降，造成整个比较器输出误差的增加，因而无法进行高速比较工作。


技术实现要素：

4.本发明所要解决的技术问题是，针对现有技术的不足，提供一种适用于数字ldo的高速比较器，该比较器采用第一级增益放大器、第二级前置放大器和第三级锁存级构成的三级电路结构，前两级电路主要起前置放大作用，提高比较器在低电源电压与低输入压差的下工作速度；第三级锁存电路引入了两条额外的辅助通路，可根据电流流速的不同，实现输入电压的快速比较。
5.本发明解决上述技术问题所采用的技术方案为：一种适用于数字ldo的高速比较器，包括第一级增益放大器、第二级前置放大器和第三级锁存级；
6.所述的第一级增益放大器包括第一晶体管m1、第二晶体管m2、第三晶体管m3、第四晶体管m4和第五晶体管m5，其中，m1、m2和m5为nmos晶体管，m3和m4为pmos晶体管；m1的源端与m5的漏端相连，m1的漏端与第一级信号输出端fn连接，m1的栅端与信号输入端vip连接；m2的源端与m5的漏端相连，m2的漏端与第一级信号输出端fp连接，m2的栅端与信号输入端vin连接；m3的源端与电源信号vdd连接，m3的漏端与所述的第一级信号输出端fn连接，m3的栅端与时钟输入信号clk连接；m4的源端与所述的电源信号vdd连接，m4的漏端与所述的第一级信号输出端fp连接，m4的栅端与所述的时钟输入信号clk连接；m5的源端与地信号gnd连接，m5的栅端与所述的时钟输入信号clk连接；
7.所述的第二级前置放大器包括第六晶体管m6、第七晶体管m7、第八晶体管m8和第九晶体管m9，其中，m6和m7为nmos晶体管，m8和m9为pmos晶体管；m6的源端与所述的地信号gnd连接，m6的漏端与第二级信号输出端rp连接，m6的栅端与时钟信号clkb连接，所述的时
钟信号clkb基于所述的时钟输入信号clk产生；m7的源端与所述的地信号gnd连接，m7的漏端与第二级信号输出端rn连接，m7的栅端与所述的时钟信号clkb连接；m8的源端与所述的电源信号vdd连接，m8的漏端与所述的第二级信号输出端rp连接，m8的栅端与所述的第一级信号输出端fn连接；m9的源端与所述的电源信号vdd连接，m9的漏端与所述的第二级信号输出端rn连接，m9的栅端与所述的第一级信号输出端fp连接；
8.所述的第三级锁存级包括第十二晶体管m12、第十三晶体管m13、第十四晶体管m14、第十五晶体管m15、第十六晶体管m16、第十七晶体管m17、第十八晶体管m18、第十九晶体管m19、第二十晶体管m20和第二十一晶体管m21，其中，m12、m13、m15和m16为nmos晶体管，m14、m17、m18、m19、m20和m21为pmos晶体管；m12的源端与所述的地信号gnd连接，m12的漏端与m15的源端连接，m12的栅端与所述的第二级信号输出端rn连接；m13的源端与所述的地信号gnd连接，m13的漏端与m16的源端连接，m13的栅端与所述的第二级信号输出端rp连接；m14的源端与所述的电源信号vdd连接，m14的漏端与m12的漏端连接，m14的栅端与所述的时钟输入信号clk连接；m15的漏端与输出信号outp连接，m15的栅端与输出信号outn连接；m16的漏端与所述的输出信号outn连接，m16的栅端与所述的输出信号outp连接；m17的源端与所述的电源信号vdd连接，m17的漏端与m13的漏端连接，m17的栅端与所述的时钟输入信号clk连接；m18的源端与所述的电源信号vdd连接，m18的漏端与所述的输出信号outp连接，m18的栅端与所述的时钟输入信号clk连接；m19的源端与所述的电源信号vdd连接，m19的漏端与所述的输出信号outp连接，m19的栅端与所述的输出信号outn连接；m20的源端与所述的电源信号vdd连接，m20的漏端与所述的输出信号outn连接，m20的栅端与所述的输出信号outp连接；m21的源端与所述的电源信号vdd连接，m21的漏端与所述的输出信号outn连接，m21的栅端与所述的时钟输入信号clk连接；
9.所述的第三级锁存级具有第一辅助通路和第二辅助通路，所述的第一辅助通路包括并联的n条第一路径，所述的第二辅助通路包括并联的n条第二路径，其中n为正整数，n＝3～10；每条所述的第一路径包括第二十二晶体管m22和第二十三晶体管m23，其中，m22为nmos晶体管，m23为pmos晶体管；m22的源端与所述的地信号gnd连接，m22的漏端与m23的漏端连接，m22的栅端与所述的信号输入端vin连接；m23的源端与m22的漏端连接，m23的漏端与所述的输出信号outp连接，m23的栅端与时钟信号clk1连接，所述的时钟信号clk1基于所述的输出信号outn、输出信号outp和时钟信号clkb产生；每条所述的第二路径包括第二十四晶体管m24和第二十五晶体管m25，其中，m24为nmos晶体管，m25为pmos晶体管；m24的源端与所述的地信号gnd连接，m24的漏端与m25的漏端连接，m24的栅端与所述的信号输入端vip连接；m25的源端与m24的漏端连接，m25的漏端与所述的输出信号outn连接，m25的栅端与时钟信号clk1连接。
10.本发明第一级增益放大器将信号输入端vip的输入电压(即正端输入电压)与信号输入端vin的输入电压(即负端输入电压)的误差值放大，并输出到第二级前置放大器；第二级前置放大器采用nmos输入对管，以提高电路的工作速度，实现输入压差放大；第三级锁存级采用了正反馈电路结构，同时引入了两条辅助通路，以支持在亚1v与近阈值电压下的正常工作，辅助通路的引入也有助于提高比较器的工作速度。
11.作为优选，所述的时钟信号clkb由时钟产生电路产生，所述的时钟产生电路包括第十晶体管m10和第十一晶体管m11，其中，m10为nmos晶体管，m11为pmos晶体管；m10的源端
与所述的地信号gnd连接，m11的源端与所述的电源信号vdd连接，m10的栅端和m11的栅端分别连接所述的时钟输入信号clk，m10的漏端与m11的漏端连接并产生所述的时钟信号clkb。
12.作为优选，所述的时钟信号clk1由关断电路产生，所述的关断电路包括异或门xor和或非门nor，所述的异或门xor的输入端分别与所述的输出信号outn和输出信号outp连接，所述的异或门xor的输出端与所述的或非门nor的一个输入端连接，所述的或非门nor的另一个输入端与所述的时钟信号clkb连接，所述的或非门nor的输出端产生所述的时钟信号clk1。
13.与现有技术相比，本发明具有如下优点：
14.(1)本发明的比较器采用第一级增益放大器、第二级前置放大器和第三级锁存级构成的三级电路结构，在时钟上升沿到来时，前两级电路能够对信号输入端vip的输入电压与信号输入端vin的输入电压的细微差值进行及时比较，驱动第二级前置放大器的信号输出端rp与rn的输出信号分别拉高至电源电压；在拉高过程中，rp与rn的输出信号将产生数倍于初始输入压差的电压数值，有助于第三级锁存电路快速比较；
15.(2)本发明的比较器采用了第三级锁存级，通过添加两条额外的辅助通路来加速比较器在亚1v电压下的工作速度。当信号输入端vip的输入电压与信号输入端vin的输入电压的电压差达到一定值，两条辅助通路的电流流速将产生差别，其中一条辅助通路的输出电压先于另一条辅助通路到地电位，由于正反馈作用，另一条辅助通路的输出电压将迅速置为高电平，从而实现输入电压的比较。
附图说明
16.图1为本发明实施例的一种适用于数字ldo的高速比较器结构示意图；
17.图2为本发明实施例的高速比较器与传统两级比较器在1mv电压差下的时延比较；
18.图3为本发明实施例的高速比较器与传统两级比较器在10mv电压差下的时延比较。
具体实施方式
19.以下结合附图实施例对本发明作进一步详细描述。
20.实施例的一种适用于数字ldo的高速比较器，如图1所示，包括第一级增益放大器、第二级前置放大器和第三级锁存级。
21.本实施例中，第一级增益放大器包括第一晶体管m1、第二晶体管m2、第三晶体管m3、第四晶体管m4和第五晶体管m5，其中，m1、m2和m5为nmos晶体管，m3和m4为pmos晶体管；m1的源端与m5的漏端相连，m1的漏端与第一级信号输出端fn连接，m1的栅端与信号输入端vip连接；m2的源端与m5的漏端相连，m2的漏端与第一级信号输出端fp连接，m2的栅端与信号输入端vin连接；m3的源端与电源信号vdd连接，m3的漏端与第一级信号输出端fn连接，m3的栅端与时钟输入信号clk连接；m4的源端与电源信号vdd连接，m4的漏端与第一级信号输出端fp连接，m4的栅端与时钟输入信号clk连接；m5的源端与地信号gnd连接，m5的栅端与时钟输入信号clk连接。
22.本实施例中，第二级前置放大器包括第六晶体管m6、第七晶体管m7、第八晶体管m8和第九晶体管m9，其中，m6和m7为nmos晶体管，m8和m9为pmos晶体管；m6的源端与地信号gnd
连接，m6的漏端与第二级信号输出端rp连接，m6的栅端与时钟信号clkb连接，时钟信号clkb基于时钟输入信号clk产生；m7的源端与地信号gnd连接，m7的漏端与第二级信号输出端rn连接，m7的栅端与时钟信号clkb连接；m8的源端与电源信号vdd连接，m8的漏端与第二级信号输出端rp连接，m8的栅端与第一级信号输出端fn连接；m9的源端与电源信号vdd连接，m9的漏端与第二级信号输出端rn连接，m9的栅端与第一级信号输出端fp连接。
23.本实施例中，第三级锁存级包括第十二晶体管m12、第十三晶体管m13、第十四晶体管m14、第十五晶体管m15、第十六晶体管m16、第十七晶体管m17、第十八晶体管m18、第十九晶体管m19、第二十晶体管m20和第二十一晶体管m21，其中，m12、m13、m15和m16为nmos晶体管，m14、m17、m18、m19、m20和m21为pmos晶体管；m12的源端与地信号gnd连接，m12的漏端与m15的源端连接，m12的栅端与第二级信号输出端rn连接；m13的源端与地信号gnd连接，m13的漏端与m16的源端连接，m13的栅端与第二级信号输出端rp连接；m14的源端与电源信号vdd连接，m14的漏端与m12的漏端连接，m14的栅端与时钟输入信号clk连接；m15的漏端与输出信号outp连接，m15的栅端与输出信号outn连接；m16的漏端与输出信号outn连接，m16的栅端与输出信号outp连接；m17的源端与电源信号vdd连接，m17的漏端与m13的漏端连接，m17的栅端与时钟输入信号clk连接；m18的源端与电源信号vdd连接，m18的漏端与输出信号outp连接，m18的栅端与时钟输入信号clk连接；m19的源端与电源信号vdd连接，m19的漏端与输出信号outp连接，m19的栅端与输出信号outn连接；m20的源端与电源信号vdd连接，m20的漏端与输出信号outn连接，m20的栅端与输出信号outp连接；m21的源端与电源信号vdd连接，m21的漏端与输出信号outn连接，m21的栅端与时钟输入信号clk连接。
24.本实施例中，第三级锁存级具有第一辅助通路和第二辅助通路第一辅助通路包括并联的n条第一路径，第二辅助通路包括并联的n条第二路径，其中n为正整数，n＝3～10，本实施例中n＝7；每条第一路径包括第二十二晶体管m22和第二十三晶体管m23，其中，m22为nmos晶体管，m23为pmos晶体管；m22的源端与地信号gnd连接，m22的漏端与m23的漏端连接，m22的栅端与信号输入端vin连接；m23的源端与m22的漏端连接，m23的漏端与输出信号outp连接，m23的栅端与时钟信号clk1连接，时钟信号clk1基于输出信号outn、输出信号outp和时钟信号clkb产生；每条第二路径包括第二十四晶体管m24和第二十五晶体管m25，其中，m24为nmos晶体管，m25为pmos晶体管；m24的源端与地信号gnd连接，m24的漏端与m25的漏端连接，m24的栅端与信号输入端vip连接；m25的源端与m24的漏端连接，m25的漏端与输出信号outn连接，m25的栅端与时钟信号clk1连接。
25.本实施例中，时钟信号clkb由时钟产生电路产生，时钟产生电路包括第十晶体管m10和第十一晶体管m11，其中，m10为nmos晶体管，m11为pmos晶体管；m10的源端与地信号gnd连接，m11的源端与电源信号vdd连接，m10的栅端和m11的栅端分别连接时钟输入信号clk，m10的漏端与m11的漏端连接并产生时钟信号clkb；时钟信号clk1由关断电路产生，关断电路包括异或门xor和或非门nor，异或门xor的输入端分别与输出信号outn和输出信号outp连接，异或门xor的输出端与或非门nor的一个输入端连接，或非门nor的另一个输入端与时钟信号clkb连接，或非门nor的输出端产生时钟信号clk1。
26.本发明的高速比较器为三级比较器，与传统两级比较器相比，本发明增加额外第二级前置放大器，在时钟上升沿到来时，前两级电路能够对信号输入端vip的输入电压与信号输入端vin的输入电压的细微差值进行及时比较，驱动第二级前置放大器的信号输出端
rp与rn的输出信号分别拉高至电源电压；在拉高过程中，rp与rn的输出信号将产生数倍于初始输入压差的电压数值，有助于第三级锁存电路快速比较。
27.本发明高速比较器在工作状态有两条工作路径，即第一条工作路径和第二条工作路径。
28.第一条工作路径由除第一辅助通路和第二辅助通路以外的其余部分组成。工作阶段：在时钟信号上升沿到来时，经过第一级增益放大器对参考电压和输出电压的误差进行第一级增益放大后，第一级增益放大器的输出fp和fn降至gnd，这使得第二级前置放大器的输入对管m8和m9具有较大的接近vdd的栅源电压，因此，m8和m9上的电流足够大，可以快速拉升rp和rn，在拉高过程中，rp与rn将产生数倍于初始输入压差的电压数值，导致第三级锁存级中的输入对管m12和m13的电流流速不一致，这样的电流差异会使得电压偏高的一端的输入对管的漏级先接入地电位，使得这端电路输出先行到达地电位，此时进入电路锁存状态。假定outn先于outp到达地电位，则相当于m15、m19的栅端接入地电位，使得m15截止m19导通，outp电位变为高电平。第三级锁存级会将输出持续到下一个时钟周期，等待下次时钟上升沿到来，进行新一轮调节。
29.第二条工作路径由第一辅助通路和第二辅助通路为主要组成，其主要工作方案为：通过第一辅助通路和第二辅助通路中的多条第一路径和多条第二路径的电流取决于差分对的输入电压的大小，即vin和vip的输入电压。在复位阶段，第二条工作路径的工作方式与传统比较器相同。在再生阶段，电容器开始放电通过并行路径。输入信号被馈送到所有的并联的支路，即n条并联的第一路径和n条并联的第二路径，每个支路允许gmvin电流流过。因此，负载电容的总电流通过n+1支路放电。对于n条并联支路，输出节点的有效跨导增加n
1/2
倍，从而降低延迟。一旦输出产生，传统的比较器没有电流路径从vdd到地面，因此，没有静态功耗。然而，在本发明的采取第一辅助通路和第二辅助通路的高速比较器结构中，在clk1为高电平时，其中一条辅助通路的输出也为高电平时，该辅助通路会存在到地通路一直持续到clk1为低电位。这个问题通过提供一个额外的辅助时钟clk1来解决。这个附加的辅助时钟clk1的产生由输出信号outn、输出信号outp和时钟信号clkb决定，主要实现的功能是负责在输出电压比较结束后将clk1置为低电位，防止上述的到地通路持续放电。
30.本发明比较器的第三级锁存级采用添加第一辅助通路和第二辅助通路的方法用以支持在低压(0.6～1v)下的正常工作，多条第一路径和第二路径的添加进一步提高了1v以上的比较速度，在低压条件下，第一级增益放大器和第二级前置放大器基本不动作，依靠第一辅助通路和第二辅助通路的亚阈值电流，在信号输入端vin和信号输入端vip的电压差值影响下，第一辅助通路和第二辅助通路的电流流速产生差别，其中一条辅助通路的输出电压先于另一条辅助通路到地电位，另一条辅助通路迅速被置为高电平。供电电压在1v以上时，第一辅助通路和第二辅助通路的路径也会产生到地电流，进一步加快比较速度。同时第三级锁存级起到锁存的作用，将比较结果存储在当前时钟周期内。
31.本发明采取第一辅助通路和第二辅助通路的方式，由于不需要经过单独的信号放大，使得其适用于近阈值工作条件，极大扩展了本发明比较器的使用范围。
32.本发明实施例的高速比较器与传统的两级比较器的延时在1mv和10mv下的比较结果如图2和图3所示。从图2和图3可以明显看出本发明高速比较器的瞬态性能优于传统的两级比较器，在比较延时方面有显著提升，同时具备传统的两级比较器所无法实现的功能，即
在近阈值电压下也能进行高速比较。