时钟分频电路及电子设备的制作方法

1.本发明涉及时钟分频器领域，特别涉及一种时钟分频电路及电子设备。


背景技术：

2.目前sd/emmc接口、spi接口、i2c接口、以太网等外设接口都需要50％占空比的时钟，但芯片中锁相环(phase locked loop)，简称pll的数量有限，无法提供多个不同时钟频率，为了减少芯片中pll数量，此时就需要用到50％占空比的时钟分频器；芯片数字设计中，时钟分频器的偶数分频可保证50％占空比，但是对于时钟的奇数分频50％占空比难以保证，时钟奇数分频一般由模拟电路实现。芯片设计中pll的数量是有限的，为了产生更多的时钟频率，支持奇数50％占空比的时钟分频器对芯片功能、面积、成本有很大的影响。


技术实现要素：

3.本发明的主要目的是提出一种时钟分频电路电子设备，旨在解决支持奇数和偶数50％占空比的时钟分频器结构复杂、生产成本高及重用性低的问题。
4.为实现上述目的，本发明提出的一种时钟分频电路包括：
5.控制电路，所述控制电路用于接收第一外部设备输出的时钟信号和时钟分频系数，并根据所述时钟分频系数通过输出端输出对应的奇/偶数触发信号，所述控制电路还用于对接收到的所述时钟信号进行计数得到计数值，并根据所述计数值与所述时钟分频系数的对应关系，通过所述输出端输出翻转触发信号；
6.第一触发器，所述第一触发器的输入端与所述控制电路的输出端连接；所述第一触发器用于接收所述第一外部设备输出的时钟信号，并在接收到所述翻转触发信号时，采集所述时钟信号的上升沿，以输出与所述时钟信号的上升沿对应的第一时钟采集信号；
7.第二触发器，所述第二触发器的输入端分别与所述第一触发器的输出端、所述控制电路的输出端连接；所述第二触发器用于在接收到奇数触发信号及所述第一时钟采集信号时，采集所述时钟信号的下降沿，以输出与所述时钟信号的下降沿对应的第二时钟采集信号；
8.输出逻辑门电路，所述输出逻辑门电路的输入端分别与所述第一触发器、所述第二触发器的输出端连接，所述输出逻辑门电路的输出端用于连接第二外部设备，所述输出逻辑门电路还用于在所述第一时钟采集信号和所述第二时钟采集信号满足第二预设触发条件时输出对应占空比的时钟输出信号至所述第二外部设备。
9.可选地，所述控制电路包括：
10.计数器，所述计数器用于接收所述第一外部设备输出的时钟信号，并对接收到的所述时钟信号进行计数，以输出对应的所述计数值；
11.处理器，所述处理器与所述计数器电连接，所述处理器用于接收所述时钟分频系数，并根据所述时钟分频系数通过输出端输出对应的所述奇/偶数触发信号，所述处理器还用于根据接收到的所述计数值，以及所述计数值与所述时钟分频系数的对应关系，依次通
过所述输出端输出多个对应的判断信号；
12.控制逻辑门电路，所述控制逻辑门电路的输入端与所述处理器的输出端连接，所述控制逻辑门电路用于在多个所述判断信号满足第一预设触发条件时，通过输出端输出所述翻转触发信号至所述第一触发器。
13.可选地，所述处理器用于在所述分频系数为奇数时，输出所述奇数触发信号至所述第二触发器，以触发所述第二触发器开始采集所述时钟信号的下降沿；在所述分频系数为偶数时，输出偶数触发信号至所述第二触发器，以触发所述第二触发器停止采集所述时钟信号的下降沿。
14.可选地，所述处理器输出多个对应的所述判断信号包括：第一判断信号、第二判断信号和第三判断信号；
15.所述处理器在所述计数值等于所述分频系数或所述计数值等于0时，输出所述第一判断信号至所述控制逻辑门电路；在计数值等于分频系数的一半且分频系数为偶数时，输出所述第二判断信号至所述控制逻辑门电路；在计数值等于分频系数减1的一半且分频系数为奇数时，输出所述第三判断信号至所述控制逻辑门电路；
16.所述控制逻辑门电路用于在接收到的所述第一判断信号、所述第二判断信号或所述第三判断信号中任意一个为高时，输出所述翻转触发信号至所述第一触发器。
17.可选地，所述控制逻辑门电路包括：
18.第一或门，所述第一或门具有第一输入端和第二输入端，所述第一输入端和所述第二输入端分别与所述处理器的输出端连接，所述第一或门用于在所述第一判断信号和所述第二判断信号任意一个为高时，输出第一逻辑信号；
19.第二或门，所述第二或门具有第一输入端和第二输入端，所述第一输入端、所述第二输入端分别与所述处理器的输出端、所述第一或门的输出端对应连接，所述第二或门用于在所述第一逻辑信号和所述第三判断信号任意一个为高时，输出所述翻转触发信号至所述第一触发器。
20.可选地，所述第一触发器用于在接收到所述翻转触发信号为高时采集所述时钟信号的上升沿，并输出高的第一时钟采集信号至所述第二触发器和所述输出逻辑门电路；
21.所述第二触发器用于在接收到所述奇数触发信号及所述第一时钟采集信号为高时，采集所述第一外部设备输出的时钟信号的下降沿，并输出高的所述第二时钟采集信号至所述输出逻辑门电路。
22.可选地，所述第一触发器用于在接收到所述翻转触发信号为高时采集所述时钟信号的上升沿，并输出高的第一时钟采集信号至所述第二触发器和所述输出逻辑门电路；
23.所述第二触发器用于在接收到所述偶数触发信号时，停止采集所述第一外部设备输出的时钟信号的下降沿，并输出低的所述第二时钟采集信号至所述输出逻辑门电路。
24.可选地，所述第一触发器具有第一输入端、第二输入端及时钟采集端，所述第一触发器的第一输入端与所述触发器的输出端连接，所述第一触发器的第二输入端与所述控制逻辑门电路的输出端连接，所述第一触发器的时钟采集端用于采集时钟信号；
25.所述第二触发器具有第一输入端、第二输入端及时钟采集端，所述第二触发器的第一输入端与所述第一触发器的输出端连接，所述第二触发器的第二输入端与所述控制电路的输出端连接，所述第二触发器的时钟采集端用于采集时钟信号。
26.可选地，所述输出逻辑门电路包括：
27.第三或门，所述第三或门的第一输入端与所述第一触发器的输出端连接，所述第三或门的第二输入端与所述第二触发器的输出端连接，所述第三或门的输出端用于连接所述第二外部设备，所述第三或门用于在接收到的所述第一时钟采集信号和所述第二时钟采集信号任意一个为高时输出高的时钟输出信号至所述第二外部设备。
28.本发明还提出一种电子设备，所述电子设备包括如上任一所述的时钟分频电路。
29.本发明技术方案中，控制电路可以接收第一外部设备输出的时钟信号和时钟分频系数，并根据时钟分频系数通过输出端输出对应的奇/偶数触发信号，控制电路还可以对接收到的时钟信号进行计数得到计数值，并根据计数值与时钟分频系数的对应关系，通过输出端输出翻转触发信号至第一触发器，第一触发器用于在接收到翻转触发信号时采集时钟信号的上升沿，并输出对应的第一时钟采集信号至第二触发器，第二触发器用于根据接收到的奇/偶数触发信号及第一时钟采集信号采集/不采集时钟信号的下降沿，以输出对应的第二时钟采集信号至输出逻辑门电路，输出逻辑门电路用于在第一时钟采集信号和第二时钟采集信号满足预设触发条件时输出对应占空比的时钟输出信号至外部设备，最终使得输出逻辑门电路根据第一时钟采集信号和第二时钟采集信号输出至第二外部设备的时钟输出信号的占空比能保持在50％。本方案的时钟分频电路在接收到奇数分频信号时，通过第二触发器采集时钟信号的下降沿，产生的第二时钟采集信号比第一时钟采集信号延迟了半个时钟信号周期，再通过输出逻辑门电路使得第一时钟采集信号和第二时钟采集信号在满足预设触发条件时可以输出50％占空比的时钟输出信号；所以本方案的时钟分频器在接收到偶数分频系数和奇数分频系数时，输出的时钟输出信号的占空比都能保持在50％，并且实现此方法的时钟分频器结构简单，生产成本低，并且采用的器件受到温度和工艺变化很小，所以重用性高。本发明解决了支持奇数和偶数50％占空比的时钟分频器结构复杂、生产成本高及重用性低的问题。
附图说明
30.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。
31.图1为本发明时钟分频电路一实施例的电路结构示意图；
32.图2为本发明时钟分频电路一实施例的偶数分频时序图；
33.图3为本发明时钟分频电路一实施例的奇数分频时序图。
34.附图标号说明：
35.标号名称标号名称10计数器51第三或门20处理器41第一触发器31第一或门42第二触发器32第二或门
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36.本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
37.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
38.需要说明，若本发明实施例中有涉及方向性指示(诸如上、下、左、右、前、后
……
)，则该方向性指示仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。
39.另外，若本发明实施例中有涉及“第一”、“第二”等的描述，则该“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。
40.目前sd/emmc接口、spi接口、i2c接口、以太网等外设接口都需要50％占空比的时钟，但芯片中pll的数量有限，无法提供多个不同时钟频率，为了减少芯片中pll数量，此时就需要用到50％占空比的时钟分频器；芯片数字设计中，时钟分频器的偶数分频可保证50％占空比，但是对于时钟的奇数分频50％占空比难以保证，时钟奇数分频一般由模拟电路实现。芯片设计中pll的数量是有限的，为了产生更多的时钟频率，支持奇数50％占空比的时钟分频器对芯片功能、面积、成本有很大的影响。
41.本发明提出一种时钟分频电路，应用于时钟分频器。
42.在本发明一实施例中，该时钟分频电路包括：
43.控制电路，所述控制电路用于接收第一外部设备输出的时钟信号和时钟分频系数，并根据所述时钟分频系数通过输出端输出对应的奇/偶数触发信号，所述控制电路还用于对接收到的所述时钟信号进行计数得到计数值，并根据所述计数值与所述时钟分频系数的对应关系，通过所述输出端输出翻转触发信号；
44.第一触发器41，所述第一触发器41的输入端与所述控制电路的输出端连接；所述第一触发器41用于接收所述第一外部设备输出的时钟信号，并在接收到所述翻转触发信号时，采集所述时钟信号的上升沿，以输出与所述时钟信号的上升沿对应的第一时钟采集信号；
45.第二触发器42，所述第二触发器42的输入端分别与所述第一触发器41的输出端、所述控制电路的输出端连接；所述第二触发器42用于在接收到奇数触发信号及第一时钟采集信号时，采集所述时钟信号的下降沿，以输出与所述时钟信号的下降沿对应的第二时钟采集信号；
46.输出逻辑门电路，所述输出逻辑门电路的输入端分别与所述第一触发器41、所述第二触发器42的输出端连接，所述输出逻辑门电路的输出端用于连接第二外部设备，所述输出逻辑门电路还用于在所述第一时钟采集信号和所述第二时钟采集信号满足第二预设触发条件时输出对应占空比的时钟输出信号至所述第二外部设备。
47.参照图1至图3，在本发明一实施例中，控制电路可以第一外部设备输出的时钟信
号和时钟分频系数，并根据时钟分频系数通过输出端输出对应的奇/偶数触发信号至第二触发器42，还会对接收到的所述时钟信号进行计数得到计数值，再根据计数值与时钟分频系数的对应关系，通过输出端输出翻转触发信号至第一触发器41；比如时钟分频系数为奇数时，控制电路会输出奇数触发信号至第二触发器42，时钟分频系数为偶数时，控制电路会输出偶数触发信号至第二触发器42；控制电路在计数值与时钟分频系数在满足对应关系时可以输出翻转触发信号至第一触发器；比如计数值等于所述分频系数或所述计数值等于0时，计数值等于分频系数的一半且分频系数为偶数时，计数值等于分频系数减1的一半且分频系数为奇数时；具体的对应关系也可以根据实际情况设置，包括但不限于上述几种。
48.本实施例中采用的第一触发器41会采集时钟信号的上升沿，第一触发器41根据接收到的翻转触发信号采集时钟信号的上升沿后，输出对应的第一时钟采集信号至第二触发器42和输出逻辑门电路，比如在接收到的翻转触发信号为1且采集到时钟信号上升沿后，持续输出至第二触发器42和输出逻辑门电路的第一时钟采集信号为1，直到接收到的翻转触发信号为0且采集到时钟信号为上升沿后，持续输出至第二触发器42和输出逻辑门电路的第一时钟采集信号变为0，如此往复循环；本实施例中采用的第二触发器42会采集时钟信号的下降沿，第二触发器42在接收到奇数触发信号时会开始采集时钟信号的下降沿，在接收到偶数触发信号时，会停止采集时钟信号的下降沿，第二触发器42根据接收到的奇数触发信号及第一时钟采集信号采集时钟信号的下降沿后，会输出对应的第二时钟采集信号至输出逻辑门电路；比如第二触发器42接收到的第一时钟采集信号为1且采集到时钟信号下降沿后，持续输至输出逻辑门电路的第二时钟采集信号为1，直到第二触发器42接收到的第一时钟采集信号为0且采集到时钟信号下降沿后，持续输至输出逻辑门电路的第二时钟采集信号为0，如此往复循环。
49.输出逻辑门电路会在第一时钟采集信号和第二时钟采集信号满足预设触发条件时，输出对应的时钟输出信号至外部设备，本实施例中输出逻辑门电路采用或门组成，或门可以接收第一触发器41和第二触发器42输出的第一时钟采集信号和第二时钟采集信号，或门的预设触发条件是第一时钟采集信号和第二时钟采集信号中任意一个为1时，或门输出至外部设备的时钟输出信号为1，当第一时钟采集信号和第二时钟采集信号都为0时，或门输出至外部设备的时钟输出信号为0。
50.具体地，在分频系数为偶数时，第二触发器42接收到偶数触发信号，此时第二触发器42停止工作，不会采集时钟信号的下降沿，所以输出的第二时钟采集信号一直保持为0，输出逻辑门电路输出的时钟输出信号则会根据第一时钟采集信号的具体变化而变化；在分频系数为偶数时，控制逻辑门电路根据预设触发条件输出至第一触发器41的翻转触发信号会使第一触发器41输出的第一时钟采集信号0和1的时间各占一个分频系数周期的一半，所以输出逻辑门电路输出的时钟输出信号占空比为50％。而在分频系数为奇数时，第二触发器42接收到奇数触发信号，此时第二触发器42会开始工作，采集时钟信号的下降沿，此时输出逻辑门电路输出的时钟输出信号则会根据第一时钟采集信号和第二时钟采集信号的具体变化而变化；由于分频系数为奇数，第一触发器41沿时钟信号的上升沿采集时钟信号，控制逻辑门电路根据预设触发条件输出至第一触发器41的翻转触发信号会使第一触发器41输出的第一时钟采集信号为1的时间比第一时钟采集信号为0的时间少一个时钟信号的周期，而第二触发器42根据第一触发器41输出的第一时钟采集信号采集时钟信号的下降沿，
会产生比第一时钟采集信号延迟半个时钟信号的周期的第二时钟采集信号，在此情况下，接收到第一时钟采集信号和第二时钟采集信号后，采用或门实现的输出逻辑门电路输出的时钟输出信号占空比为50％。采用本方案中时钟分频电路的时钟分频器，在接收到偶数分频系数和奇数分频系数时，输出的时钟输出信号的占空比都能保持在50％，并且本方案的时钟分频电路结构简单，生产成本低；并且电路中的器件受到温度和工艺变化很小，所以重用性高。
51.本发明技术方案中，控制电路可以接收第一外部设备输出的时钟信号和时钟分频系数，并根据时钟分频系数通过输出端输出对应的奇/偶数触发信号，控制电路还可以对接收到的时钟信号进行计数得到计数值，并根据计数值与时钟分频系数的对应关系，通过输出端输出翻转触发信号至第一触发器41，第一触发器41用于在接收到翻转触发信号时采集时钟信号的上升沿，并输出对应的第一时钟采集信号至第二触发器42，第二触发器42用于根据接收到的奇/偶数触发信号及第一时钟采集信号采集/不采集时钟信号的下降沿，以输出对应的第二时钟采集信号至输出逻辑门电路，输出逻辑门电路用于在第一时钟采集信号和第二时钟采集信号满足预设触发条件时输出对应占空比的时钟输出信号至外部设备，最终使得输出逻辑门电路根据第一时钟采集信号和第二时钟采集信号输出至第二外部设备的时钟输出信号的占空比能保持在50％。本方案的时钟分频电路在接收到奇数分频信号时，通过第二触发器采集时钟信号的下降沿，产生的第二时钟采集信号比第一时钟采集信号延迟了半个时钟信号周期，再通过输出逻辑门电路使得第一时钟采集信号和第二时钟采集信号在满足预设触发条件时可以输出50％占空比的时钟输出信号；所以本方案的时钟分频器在接收到偶数分频系数和奇数分频系数时，输出的时钟输出信号的占空比都能保持在50％，并且实现此方法的时钟分频器结构简单，生产成本低，并且采用的器件受到温度和工艺变化很小，所以重用性高。本发明解决了支持奇数和偶数50％占空比的时钟分频器结构复杂、生产成本高及重用性低的问题。
52.参照图1至图3，在一实施例中，所述控制电路包括：
53.计数器10，所述计数器10用于接收所述第一外部设备输出的时钟信号，并对接收到的所述时钟信号进行计数，以输出对应的所述计数值；
54.处理器20，所述处理器20与所述计数器10电连接，所述处理器20用于接收所述时钟分频系数，并根据所述时钟分频系数通过输出端输出对应的所述奇/偶数触发信号，所述处理器20还用于根据接收到的所述计数值，以及所述计数值与所述时钟分频系数的对应关系，依次通过所述输出端输出多个对应的判断信号；
55.控制逻辑门电路，所述控制逻辑门电路的输入端与所述处理器的输出端连接，所述控制逻辑门电路用于在多个所述判断信号满足第一预设触发条件时，通过输出端输出所述翻转触发信号至所述第一触发器。
56.本实施例中，计数器10主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能；处理器20可以采用可编程逻辑器件(programmable logic device，简称pld)、现场可编程门阵列(field programmable gate array，简称fpga)、mcu单片机或其他电子元件。控制逻辑门电路和输出逻辑门电路可以选用或门实现；第一触发器41和第二触发器42可以选用d触发器，d触发器是一个具有记忆功能的，具有两个稳定状态的信息存储器件，是构成多种时序电路的最基本逻辑单元。触发器具有两个稳定状态，
即"0"和"1"，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。
57.可以理解的是，计数器10可以对接收的时钟信号进行计数，并输出对应的计数值至处理器20；处理器20可以获取外部设备输出的时钟分频系数，并根据所述时钟分频系数输出对应的奇/偶数触发信号，比如时钟分频系数为奇数时，处理器20会输出奇数触发信号至第二触发器42，奇数触发信号可以是1；时钟分频系数为偶数时，处理器20可以输出偶数触发信号至第二触发器42，偶数触发信号可以是0；处理器20还会根据接收到的计数值，以及计数值与时钟分频系数的对应关系，依次输出多个对应的判断信号至控制逻辑门电路；比如分频系数的值等于计数值时，输出的判断信号为1，分频系数的值不等于计数信号的值时，输出的判断信号则为0，具体的分频系数和计数值的关系对应时钟分频系数为奇数和偶数的情况进行具体设置；控制逻辑门电路会在多个判断信号满足预设触发条件时，输出翻转触发信号至第一触发器41，比如在多个判断信号任意一个为1时，输出至第一触发器41的翻转触发信号为1，在多个判断信号都为0时，输出至第一触发器41的翻转触发信号为0。本实施例通过计数器10、处理器20和控制逻辑门电路组成的控制电路，可以接收第一外部设备输出的时钟信号和时钟分频系数，并根据时钟分频系数通过输出端输出对应的奇/偶数触发信号，控制电路还可以对接收到的时钟信号进行计数得到计数值，并根据计数值与时钟分频系数的对应关系，通过输出端输出对应的翻转触发信号至第一触发器41。
58.参照图1至图3，在一实施例中，所述处理器20用于在所述分频系数为奇数时，输出奇数触发信号至所述第二触发器42，以触发所述第二触发器42开始采集所述时钟信号的下降沿；在所述分频系数为偶数时，输出偶数触发信号至所述第二触发器42，以触发所述第二触发器42停止采集所述时钟信号的下降沿。
59.本实施例中，处理器20在所述分频系数为奇数时，会输出奇数触发信号至第二触发器42，奇数触发信号可以是1，以使所述第二触发器42开始采集时钟信号的下降沿；在分频系数为偶数时，输出偶数触发信号至第二触发器42，偶数触发信号可以是0，以使第二触发器42停止采集时钟信号的下降沿。本实施例中处理器20可以在分频系数为奇数或偶数时控制第二触发器42开始或停止采集时钟信号的下降沿。
60.参照图1至图3，在一实施例中，所述处理器20输出多个对应的所述判断信号包括：第一判断信号、第二判断信号和第三判断信号；
61.所述处理器20在所述计数值等于所述分频系数或所述计数值等于0时，输出所述第一判断信号至所述控制逻辑门电路；在计数值等于分频系数的一半且分频系数为偶数时，输出所述第二判断信号至所述控制逻辑门电路；在计数值等于分频系数减1的一半且分频系数为奇数时，输出所述第三判断信号至所述控制逻辑门电路；
62.所述控制逻辑门电路用于在接收到的所述第一判断信号、所述第二判断信号或所述第三判断信号中任意一个为高时，输出所述翻转触发信号至所述第一触发器41。
63.本实施例中，在计数值和分频系数满足对应关系时，处理器20输出的多个对应的判断信号可以是第一判断信号、第二判断信号和第三判断信号；处理器20中预设的计数值与时钟分频系数的对应关系可以是计数值等于分频系数或计数值等于0，此时处理器20输出至控制逻辑门电路的第一判断信号为1，若不满足该条件则输出0；当计数值等于分频系数的一半且分频系数为偶数时，输出至控制逻辑门电路的第二判断信号为1，若不满足该条件则输出0；当计数值等于分频系数减1的一半且分频系数为奇数时，输出至控制逻辑门电
路的第三判断信号为1，若不满足该条件则输出0。比如当分频系数为4，一个分频系数周期就为4，计数信号的值为0或2或4时，输出1至控制逻辑门电路，否则输出0；当分频系数为5，一个分频系数周期就为5，计数值为0或2或5时，输出1至控制逻辑门电路，否则输出0。控制逻辑门电路在接收到的第一判断信号、第二判断信号或第三判断信号中任意一个为1，即高时，输出翻转触发信号至所述第一触发器41。本实施例中处理器20可以根据接收到的计数值，以及计数值与时钟分频系数的对应关系，依次输出多个对应的判断信号。
64.参照图1至图3，在一实施例中，所述控制逻辑门电路包括：
65.第一或门31，所述第一或门31具有第一输入端和第二输入端，所述第一或门31的第一输入端和第二输入端分别与所述处理器20的输出端连接，所述第一或门31用于在所述第一判断信号和所述第二判断信号任意一个为高时，输出第一逻辑信号；
66.第二或门32，所述第二或门32具有第一输入端和第二输入端，所述第二或门32的第一输入端和第二输入端分别与所述处理器20的输出端和所述第一或门31的输出端对应连接，所述第二或门32用于在所述第一逻辑信号和所述第三判断信号任意一个为高时，输出所述翻转触发信号至所述第一触发器41。
67.本实施例中，控制逻辑门电路可以由第一或门31和第二或门32组成；第一或门31在第一判断信号和第二判断信号任意一个为高时，会输出对应的第一逻辑信号至第二或门32，比如第一判断信号和第二判断信号任意一个为1，此时控制逻辑门电路输出至第二或门32的第一逻辑信号为1，第一判断信号和第二判断信号都为0时，输出至第二或门32的第一逻辑信号为0；第二或门32则会在第一逻辑信号和第三判断信号任意一个为高时输出对应的翻转触发信号至第一触发器41；比如第一逻辑信号和第三判断信号任意一个为1，此时输出逻辑门电路输出至第一触发器41的翻转触发信号为1，第一逻辑信号和第三判断信号都为0时，输出至第一触发器41的翻转触发信号为0。本实施例中控制逻辑门电路可以在多个判断信号任意一个为高时输出对应的翻转触发信号至第一触发器41。
68.参照图1至图3，在一实施例中，所述第一触发器41用于在接收到所述翻转触发信号为高时采集所述时钟信号的上升沿，并输出高的第一时钟采集信号至所述第二触发器42和所述输出逻辑门电路；
69.所述第二触发器42用于在接收到所述奇数触发信号及第一时钟采集信号为高时，采集所述第一外部设备输出的时钟信号的下降沿，并输出高的所述第二时钟采集信号至所述输出逻辑门电路。
70.本实施例中，第一触发器41根据接收到的翻转触发信号为高时采集时钟信号的上升沿，并输出高的第一时钟采集信号至第二触发器42和输出逻辑门电路，比如在接收到的逻辑信号为1且采集到时钟信号为上升沿后，持续输出至第二触发器42和输出逻辑门电路的第一时钟采集信号为1，直到接收到的逻辑信号为0且采集到时钟信号为上升沿后，持续输出至第二触发器42和输出逻辑门电路的第一时钟采集信号变为0，如此往复循环；本实施例中采用的第二触发器42会采集时钟信号的下降沿，第二触发器42在接收到奇数触发信号时会开始采集时钟信号的下降沿，第二触发器42根据接收到的奇数触发信号及第一时钟采集信号采集时钟信号的下降沿后，会输出高的第二时钟采集信号至输出逻辑门电路；比如第二触发器42接收到的第一时钟采集信号为1且采集到时钟信号下降沿后，持续输至输出逻辑门电路的第二时钟采集信号为1，直到第二触发器42接收到的第一时钟采集信号为0且
采集到时钟信号下降沿后，持续输至输出逻辑门电路的第二时钟采集信号为0，如此往复循环。
71.参照图1至图3，在一实施例中，所述第一触发器41用于在接收到所述翻转触发信号为高时采集所述时钟信号的上升沿，并输出高的第一时钟采集信号至所述第二触发器42和所述输出逻辑门电路；
72.所述第二触发器42用于在接收到所述偶数触发信号时，停止采集所述第一外部设备输出的时钟信号的下降沿，并输出低的第二时钟采集信号至所述输出逻辑门电路。
73.本实施例中，第一触发器41根据接收到的翻转触发信号为高时采集时钟信号的上升沿，并输出高的第一时钟采集信号至第二触发器42和输出逻辑门电路，比如在接收到的逻辑信号为1且采集到时钟信号为上升沿后，持续输出至第二触发器42和输出逻辑门电路的第一时钟采集信号为1，直到接收到的逻辑信号为0且采集到时钟信号为上升沿后，持续输出至第二触发器42和输出逻辑门电路的第一时钟采集信号变为0，如此往复循环；本实施例中采用的第二触发器42会采集时钟信号的下降沿，第二触发器42在接收到偶数触发信号时，会停止采集时钟信号的下降沿，此时第二触发器42会持续输出低的第二时钟采集信号，比如0至输出逻辑门电路，保持不变。
74.参照图1至图3，在一实施例中，所述第一触发器41具有第一输入端、第二输入端及时钟采集端，所述第一触发器41的第一输入端与所述触发器的输出端连接，所述第一触发器41的第二输入端与所述控制逻辑门电路的输出端连接，所述第一触发器41的时钟采集端用于采集时钟信号；
75.所述第二触发器42具有第一输入端、第二输入端及时钟采集端，所述第二触发器42的第一输入端与所述第一触发器41的输出端连接，所述第二触发器42的第二输入端与所述控制电路的输出端连接，所述第二触发器42的时钟采集端用于采集时钟信号。
76.本实施例中，第一触发器41的输入端包括了第一输入端、第二输入端，同时还具有时钟采集端，第一触发器41的第一输入端与第一触发器41的输出端连接，第一触发器41的第一接收端接收第一触发器41的输出的第一时钟采集信号，以保持第一触发器41的稳定，第一触发器41的第二输入端与控制逻辑门电路的输出端连接，用于接收翻转触发信号，在翻转触发信号为1时，第一触发器41输出的信号发生翻转，比如由0变为1或者由1变为0，第一触发器41的时钟采集端用于连接第一外部设备，以采集时钟信号的上升沿，第一触发器41根据输入端接收的信号以及采集的时钟信号的上升沿，输出与时钟信号上升沿对应的第一时钟采集信号至输出逻辑门电路；第二触发器42的输入端包括了第一输入端、第二输入端，同时还具有时钟采集端，第二触发器42的第一输入端与第一触发器41的输出端连接，用于接收第一时钟采集信号，在第一时钟采集信号为1时，第二触发器42输出的信号发生翻转，比如由0变为1或者由1变为0，第二触发器42的第二输入端与处理器20的输出端连接，用于接收奇/偶数触发信号，并根据奇/偶数触发信号开始工作/停止工作，第二触发器42的时钟采集端用于连接第一外部设备，以采集时钟信号的下降沿；第二触发器42根据输入端接收的信号以及采集的时钟信号的下降沿，输出与时钟信号下降沿对应的第二时钟采集信号至输出逻辑门电路。本实施例中第一触发器41和第二触发器42可以通过输入端和时钟采集端接收和采集信号，以输出对应的第一时钟采集信号和第二时钟采集信号。
77.参照图1至图3，在一实施例中，所述输出逻辑门电路包括：
78.第三或门51，所述第三或门51的第一输入端与所述第一触发器41的输出端连接，所述第三或门51的第二输入端与所述第二触发器42的输出端连接，所述第三或门51的输出端用于连接所述第二外部设备，所述第三或门51用于在接收到的所述第一时钟采集信号和所述第二时钟采集信号任意一个为高时输出高的时钟输出信号至所述第二外部设备。
79.本实施例中，第二逻辑门可以由第三或门51组成，第三或门51在接收到的第一时钟采集信号和第二时钟采集信号任意一个为高时输出高的时钟输出信号至第二外部设备；比如第一时钟采集信号和第二时钟采集信号任意一个为1，此时输出至外部设备的时钟输出信号为1，第一时钟采集信号和第二时钟采集信号都为0时，输出至外部设备的时钟输出信号为0。本实施例中输出逻辑门电路可以在第一时钟采集信号和第二时钟采集信号任意一个为高时输出高的时钟输出信号至第二外部设备。
80.本发明还提出一种电子设备。
81.在一实施例中，所述电子设备包括如上所述的系统级芯片。该系统级芯片的具体结构参照上述实施例，由于本电子设备采用了上述所有实施例的全部技术方案，因此至少具有上述实施例的技术方案所带来的所有有益效果，在此不再一一赘述。
82.以上所述仅为本发明的可选实施例，并非因此限制本发明的专利范围，凡是在本发明的技术构思下，利用本发明说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本发明的专利保护范围内。