基于残差放大的分段双切换方式逐次逼近型模数转换器

1.本发明属于模拟集成电路设计领域，具体涉及一种基于残差放大的分段双切换方式逐次逼近型模数转换器。


背景技术：

2.无线通讯技术飞速发展的同时，社会产生的巨大需求对数字信号处理系统的要求越来越高。而在数字信号处理系统的组成部分中，模数转换器(adc)起到了不可忽视的作用。作为将现实世界中的模拟信号转化成便于处理的数字信号的工具，adc的性能参数将极大的影响数字信号处理系统的性能。随着工艺尺寸的进步，数字电路可以实现更低的能耗和更快的速度，而模拟电路的性能和设计环境却不断恶化。逐次逼近型模数转换器(sar adc)由于本身结构主要由数字模块组成，不需要能耗较大的运算放大器等模拟模块，因此可以完全继承由工艺进步带来的能耗和速度方面的优势，设计出具有优异性能的模数转换器。
3.受限于工作原理和工艺，逐次逼近型模数转换器的精度一般不会超过16位，主要原因在于精度的提升会造成电容数量的指数性增长，在增大面积开销的同时，也会给电容匹配带来相应的困难。另一方面，由于sar adc大多使用电容式数模转换器(cdac)，且其功耗占总体功耗的主要部分，因此随着电容数量的提升，转换期间cdac消耗的开关切换能量也会大大增加，从而提高了整体功耗。针对高精度这一特点，目前广泛采用的有在cdac中加入冗余位来增加鲁棒性、分段电容来降低总体电容数、数字校准降低电容失配误差等。针对低功耗这一特点，研究者们一般通过改变cdac的结构以及电容切换方式来降低功耗，如将传统的底板采样改为顶板采样，可以省掉最高位(msb)电容，将整体电容数量缩减为二分之一；又如基于vcm的电容切换则通过引入额外电压，以此来降低开关切换功耗等。


技术实现要素：

4.本发明的目的在于针对上述现有技术中的问题，提供一种基于残差放大的分段双切换方式逐次逼近型模数转换器，在降低cdac面积的同时，实现高精度、低功耗的特点。
5.为了实现上述目的，本发明有如下的技术方案：
6.一种基于残差放大的分段双切换方式逐次逼近型模数转换器，包括电容阵列、比较器和逻辑控制单元；所述电容阵列包括第一电容阵列msbs array、桥接电容ca、第二电容阵列ssbs array、桥接电容cb以及第三电容阵列lsbs array，通过桥接电容ca、桥接电容cb将第一电容阵列msbs array、第二电容阵列ssbs array以及第三电容阵列lsbs array进行连接；所述比较器的正输入端和反输入端均与第一电容阵列msbs array连接，比较器的输出端与逻辑控制单元连接，通过比较器将残差电压进行采样和放大，再与最小分辨率lsb进行比较，在不增大电容阵列面积的情况下输出更高精度位。
7.作为一种优选方案，所述第一电容阵列msbs array包括二进制分裂电容阵列、冗余电容阵列crdt1和权重电容cdmy1，桥接电容ca的下极板与第一电容阵列msbs array的上
极板连接，桥接电容ca的上极板与第二电容阵列ssbs array的上极板连接，所述二进制分裂电容阵列、冗余电容阵列crdt1下极板连接参考电压vref或地gnd，权重电容cdmy1下极板连接地gnd；
8.所述第二电容阵列ssbs array包括二进制电容阵列、冗余电容阵列crdt2和权重电容cdmy2，桥接电容cb的下极板与第二电容阵列ssbs array的上极板连接，桥接电容cb的上极板与第三电容阵列lsbs array的上极板连接，第二电容阵列ssbs array的二进制电容阵列、冗余电容crdt2下极板连接参考电压vref或地gnd，权重电容cdmy2下极板连接地gnd；
9.所述第三电容阵列lsbs array包括二进制电容阵列、冗余电容阵列crdt3和权重电容cdmy3，第三电容阵列lsbs array的二进制电容阵列、冗余电容阵列crdt3下极板连接参考电压vref或地gnd，权重电容cdmy3下极板连接地gnd。
10.更进一步的，作为一种优选方案，所述第一电容阵列msbs array中的二进制分裂电容阵列为[2
m-2
c 2
m-2
c 2
m-3
c 2
m-3c…
c c c]，式中，c是单位电容，m是第一电容阵列msbs array在整个adc转换过程中完成的开关切换次数。
[0011]
更进一步的，作为一种优选方案，所述第二电容阵列ssbs array中的二进制电容阵列为[2
n-1
c 2
n-2c…
2c c]，其中，c是单位电容，n是第二电容阵列ssbs array在整个adc转换过程中完成的开关切换次数。
[0012]
更进一步的，作为一种优选方案，所述第三电容阵列lsbs array中的二进制电容阵列为[2
l-1
c 2
l-2c…
2c c]，其中，c是单位电容，l是第三电容阵列lsbs array在整个adc转换过程中完成的开关切换次数。
[0013]
作为一种优选方案，所述逻辑控制单元与第一电容阵列msbs array、第二电容阵列ssbs array以及第三电容阵列lsbs array均连接，根据比较器输出结果，控制第一电容阵列msbs array中的二进制分裂电容阵列、冗余电容阵列crdt1以及第二电容阵列ssbs array和第三电容阵列lsbs array中的二进制电容阵列、冗余电容阵列crdt2、冗余电容阵列crdt3切换参考电压vref或地gnd。
[0014]
作为一种优选方案，所述的比较器包括预放大器a1、预放大器a2、预放大器a3、锁存器l、耦合电容c1、耦合电容c2和耦合电容c3，所述预放大器a1输出端连接耦合电容c1的上极板，所述预放大器a2输入端连接耦合电容c1下极板，所述预放大器a2输出端连接耦合电容c2上极板，所述预放大器a3输入端连接耦合电容c2上极板，所述预放大器a3输出端连接耦合电容c3上极板，所述锁存器l输入端连接耦合电容c3下极板，所述锁存器l输出端连接逻辑控制单元；所述预放大器a1的输入端通过开关sc0短接，预放大器a2的输入端通过开关sc1短接，预放大器a3的输入端通过开关sc2短接，锁存器l的输入端通过开关sc3短接。
[0015]
更进一步的，作为一种优选方案，通过比较器中多级预放大器输出端的各耦合电容将残差电压进行采样和放大。
[0016]
相较于现有技术，本发明至少具有如下的有益效果：
[0017]
本发明采用分段电容方法，通过引入桥接电容的方式，有效降低了传统高精度sar adc数模转换器的电容数量。采用残差放大技术，使比较器的正输入端和反输入端均与第一电容阵列msbs array连接，通过比较器将残差电压进行采样和放大，再与最小分辨率lsb进行比较，输出得到更高精度位，在不增大电容阵列面积的情况下实现了精度的提高。
[0018]
进一步的，本发明通过桥接电容ca、桥接电容cb将第一电容阵列msbs array、第二
电容阵列ssbs array以及第三电容阵列lsbs array进行连接，第一电容阵列msbs array、第二电容阵列ssbs array以及第三电容阵列lsbs array通过权重电容的加入，实现了桥接电容的整数化设计，降低了版图匹配的困难程度。
[0019]
进一步的，本发明第一电容阵列msbs array包括二进制分裂电容阵列，采用双切换方式技术，通过将第一电容阵列msbs array的二进制电容阵列进行分裂处理，引入了另一种电容切换方式，在不需要额外共模电压vcm的前提下，降低了开关切换功耗，在第二电容阵列ssbs array以及第三电容阵列lsbs array切换为单调切换模式的情况下，由于第一电容阵列msbs array中存在开关模式，因此共模电平偏移量可以忽略不计。
附图说明
[0020]
图1本发明分段双切换方式逐次逼近型模数转换器的电路结构示意图；
[0021]
图2本发明分段双切换方式逐次逼近型模数转换器的切换波形示意图；
[0022]
图3本发明第一电容阵列msbs array采用的分裂电容切换方式示意图；
[0023]
图4本发明第二电容阵列ssbs array与第三电容阵列lsbs array采用的单调电容切换方式示意图；
[0024]
图5本发明分段双切换方式逐次逼近型模数转换器的残差放大流程图。
具体实施方式
[0025]
下面结合附图对本发明做进一步的详细说明。
[0026]
参见图1，本发明实施例一种基于残差放大的分段双切换方式逐次逼近型模数转换器，包括电容阵列、比较器和逻辑控制单元。其中，电容阵列包括第一电容阵列msbs array、桥接电容ca、第二电容阵列ssbs array、桥接电容cb以及第三电容阵列lsbs array。
[0027]
第一电容阵列msbs array包括二进制分裂电容阵列、冗余电容阵列crdt1和权重电容cdmy1，桥接电容ca的下极板与第一电容阵列msbs array的上极板连接，桥接电容ca的上极板与第二电容阵列ssbs array的上极板连接，所述二进制分裂电容阵列、冗余电容阵列crdt1下极板连接参考电压vref或地gnd，权重电容cdmy1下极板连接地gnd。所述第一电容阵列msbs array中的二进制分裂电容阵列为[2
m-2
c 2
m-2
c 2
m-3
c 2
m-3c…
c c c]，式中，c是单位电容，m是第一电容阵列msbs array在整个adc转换过程中完成的开关切换次数。
[0028]
第二电容阵列ssbs array包括二进制电容阵列、冗余电容阵列crdt2和权重电容cdmy2，桥接电容cb的下极板与第二电容阵列ssbs array的上极板连接，桥接电容cb的上极板与第三电容阵列lsbs array的上极板连接，第二电容阵列ssbs array的二进制电容阵列、冗余电容crdt2下极板连接参考电压vref或地gnd，权重电容cdmy2下极板连接地gnd。所述第二电容阵列ssbs array中的二进制电容阵列为[2
n-1
c 2
n-2c…
2c c]，其中，c是单位电容，n是第二电容阵列ssbs array在整个adc转换过程中完成的开关切换次数。
[0029]
第三电容阵列lsbs array包括二进制电容阵列、冗余电容阵列crdt3和权重电容cdmy3，第三电容阵列lsbs array的二进制电容阵列、冗余电容阵列crdt3下极板连接参考电压vref或地gnd，权重电容cdmy3下极板连接地gnd。所述第三电容阵列lsbs array中的二进制电容阵列为[2
l-1
c 2
l-2c…
2c c]，其中，c是单位电容，l是第三电容阵列lsbs array在整个adc转换过程中完成的开关切换次数。
[0030]
参见图5，比较器包括预放大器a1、预放大器a2、预放大器a3、锁存器l、耦合电容c1、耦合电容c2和耦合电容c3。其中，预放大器a1输出端连接耦合电容c1的上极板，预放大器a2输入端连接耦合电容c1下极板，预放大器a2输出端连接耦合电容c2上极板，预放大器a3输入端连接耦合电容c2上极板，预放大器a3输出端连接耦合电容c3上极板，锁存器l输入端连接耦合电容c3下极板，锁存器l输出端连接逻辑控制单元。所述预放大器a1的输入端通过开关sc0短接，预放大器a2的输入端通过开关sc1短接，预放大器a3的输入端通过开关sc2短接，锁存器l的输入端通过开关sc3短接。
[0031]
比较器的正输入端和反输入端均与第一电容阵列msbs array连接，比较器的输出端与逻辑控制单元连接，逻辑控制单元与第一电容阵列msbs array、第二电容阵列ssbs array以及第三电容阵列lsbs array均连接，根据比较器输出结果，控制第一电容阵列msbs array中的二进制分裂电容阵列、冗余电容阵列crdt1以及第二电容阵列ssbs array和第三电容阵列lsbs array中的二进制电容阵列、冗余电容阵列crdt2、冗余电容阵列crdt3切换参考电压vref或地gnd。通过比较器中多级预放大器输出端的各耦合电容将残差电压进行采样和放大，再与最小分辨率lsb进行比较，在不增大电容阵列面积的情况下输出更高精度位。
[0032]
本发明提出的分段电容阵列显著降低了总电容数，节省了大量单位电容，权重电容cdmy1、cdmy2、cdmy3可以将桥接电容ca、cb设计为单位电容的整数倍，降低了版图匹配难度，冗余电容crdt1、crdt2、crdt3为高精度sar adc提供了额外的鲁棒性，提高了输出精度。
[0033]
参见图2，本发明提出的双切换模式包括第一电容阵列msbs array采用的分裂电容切换方式，电平变化与基于vcm的切换方式一致，由于冗余电容阵列crdt1设置了冗余位，因此还有额外的比较阶段，本发明提出的双切换模式还包括第二电容阵列ssbs array和第三电容阵列lsbs array采用的单调切换方式，电平变化为单调递减。
[0034]
参见图3，本发明第一电容阵列msbs array采用的分裂电容切换方式将二进制电容阵列[2c 1c 1c]中大于等于2c的电容分裂成两个相等的电容，电容阵列上极板采样结束后，电容阵列下极板置位为[vref gnd vref
…
vref]，由于输入电压vip、vin直接连接比较器输入端，因此第一次比较不需要额外的开关切换功耗，如果vip》vin，则vip端电容阵列下极板变为[gnd gnd
…
]，如果vip《vin，则vin端电容阵列下极板变为[vref vref
…
]，开关切换功耗均为(1/2)cvref2，比传统方法小得多。
[0035]
参见图4，本发明第二电容阵列ssbs array与第三电容阵列lsbs array采用的单调电容切换方式为，当比较器输出为“1”时，即vip》vin，vip端位电容下极板接gnd，当比较器输出为“0”时，即vip《vin，vin端位电容下极板接gnd，开关切换功耗均为cvref2，大于分裂电容切换方式，小于传统下极板采样方式。
[0036]
参见图5，本发明分段双切换方式逐次逼近型模数转换器的残差放大流程如下：
[0037]
比较器采集输入电压vin1+、vin1-，而vdac1+、vdac1-受逻辑控制单元变化，比较器进行第一次转换，转换结束后得到数字码d1，比较器输入端剩余小于1lsb的电压vres1，开关sc1闭合，预放大器a1进入额外的自校零阶段，耦合电容c1采集电压-a1
×
vres1，结束后开关sc1断开，比较器进入二次采样阶段，预放大器a1输入端反接电容阵列，开关sc0闭合，采样得到电压vin2+、vin2-。
[0038]
二次采样结束后开关sc0断开，比较器完成第二次转换，转换结束后得到数字码
d2，比较器输入端剩余小于1lsb的电压vres2，开关sc3闭合，预放大器a3进入额外的自校零阶段，耦合电容c3采集电压a1
×
a2
×
a3
×
(vres1+vres2)，结束后开关sc3断开。
[0039]
开关sc2闭合，预放大器a2进入额外的自校零阶段，耦合电容c2采集电压a1
×
a2
×
(vres1+vres2)，结束后开关sc2断开。
[0040]
开关sc1闭合，预放大器a1进入额外的自校零阶段，耦合电容c1采集电压a1
×
vres2，结束后开关sc1断开，比较器进入第三次比较阶段，得到数字码d3。
[0041]
处理三次数字码得到最终输出为dout＝2d1+2d2+d3，其中d1、d2、d3为二进制码，该结果较传统逐次逼近型模数转换器精度提升了两位，而电容阵列的面积没有变大。
[0042]
以上所述实施例仅用以说明本技术的技术方案，而非对其限制；尽管参照前述实施例对本技术进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本技术各实施例技术方案的精神和范围，均应包含在本技术的保护范围之内。