分数分频装置、射频收发机和配置相位延迟的方法与流程

1.本技术涉及通信技术领域，具体涉及一种分数分频装置、射频收发机和用于在分数分频装置中配置相位延迟的方法。


背景技术：

2.无线通信设备中的周期性的时钟信号可以由振荡器例如压控振荡器(vco)来提供，并被用在无线设备中以产生指定频率从而利用不同的频带来传输数据。分数分频装置(fractional frequency divider)是一种可生成各种频带的装置，其用于防止功率放大器对压控振荡器的谐波牵引。
3.现有技术中，分数分频装置不仅时序有不精确性，并存在输出抖动和输出毛刺的技术问题。


技术实现要素：

4.本技术的一个方面提供了一种分数分频装置，以改善时序不精确性，并解决输出抖动和输出毛刺的技术问题。
5.所述分数分频装置可以包括：计数器、多路复用器以及延时模块；所述多路复用器的信号控制端与所述计数器的输出端对应连接，且所述信号控制端用于使所述多路复用器的信号输入端的时钟信号传递至所述多路复用器的信号输出端，所述信号输入端接收的时钟信号的时钟周期和占空比均相同；所述信号输出端与所述延时模块的时钟信号输入端相连，在稳定状态下，所述延时模块用于将其时钟信号输入端接收到的第一时钟信号进行延时后从其时钟信号输出端输出第二时钟信号；所述计数器的时钟信号输入端与所述延时模块的时钟信号输出端相连，所述计数器用于根据其时钟信号输入端接收到的所述第二时钟信号进行循环计数所述延时模块包括串联的多个延时单元和驱动器，用于产生信号选择窗口并进行校准。
6.进一步地，所述延时模块还可以包括控制单元以及串联在多个延时单元和驱动器之间的选择模块，所述选择模块包括彼此并联的开关单元和反相器，所述开关单元和反相器被所述控制单元控制，以使得在所述延时模块内的时钟信号仅通过所述开关单元和所述反相器中的一者。
7.进一步地，所述分数分频装置还可以包括延时校准模块和缓冲器模块，所述延时校准模块用于确定所述延时模块的总延时，所述缓冲器模块用于接收第一时钟信号并将经缓冲的第一时钟信号作为所述分数分频装置的输出。
8.所述控制单元能够向所述反相器发送使能控制信号，以使得所述反相器处于工作状态或处于不工作的高阻抗状态，并且所述控制单元能够向所述开关单元发送开关控制信号，以使得所述开关单元导通或断开。
9.所述计数器的所述多个输出端可以在同一时刻仅在一个输出端输出高电平，所述多个输出端中的其余输出端输出低电平。
10.进一步地，按照所述多个信号输入端被所述多路复用器选择的顺序，相邻两个信号输入端中在后被选择的信号输入端接收到的时钟信号相对于在前被选择的信号输入端接收到的时钟信号的延时均等于所述信号输入端接收的时钟信号的时钟周期除以所述多个信号输入端的数量所得的商。
11.本技术的另一个方面提供了一种用于在分数分频装置中配置相位延迟的方法，其特征在于，所述方法用于根据本技术的一些实施例的分数分频装置，其中，所述方法包括：所述延时模块输出的时钟周期与所述信号输入端接收的时钟周期之比为（1+1/n），其中，n为所述信号输入端的数量；被选择的信号输入端接收的时钟信号由依次相连的低电平段、高电平段和低电平段构成；所述任意一个上升沿位于所述第一时刻与所述第二时刻之间的中间时间区域；所述第一时刻为所述第二时钟信号的任意一个上升沿之后的所述第二时钟信号的时钟周期内被选择的信号输入端的前一次被选择的信号输入端在所述上升沿之后的波形上升沿时刻；所述第二时刻为所述第二时钟信号的第一时钟周期内第一信号输入端在第一上升沿之前的波形下降沿时刻。
12.进一步地，n可以等于4。
13.进一步地，所述计数器的所述多个输出端在同一时刻仅在一个输出端输出高电平，所述多个输出端中的其余输出端输出低电平。
14.按照所述多个信号输入端被所述多路复用器选择的顺序，相邻两个信号输入端中在后被选择的信号输入端接收到的时钟信号相对于在前被选择的信号输入端接收到的时钟信号的延时均等于所述信号输入端接收的时钟信号的时钟周期除以所述多个信号输入端的数量所得的商。
15.进一步地，所述延时模块还可以包括控制单元以及串联在多个延时单元和驱动器之间的选择模块，所述选择模块包括彼此并联的开关单元和反相器，所述开关单元和反相器被所述控制单元控制，以使得在所述延时模块内的时钟信号仅通过所述开关单元和所述反相器中的一者。
16.所述分数分频装置还可以包括延时校准模块和缓冲器模块，所述延时校准模块用于确定所述延时模块的总延时，所述缓冲器模块用于接收第一时钟信号并将经缓冲的第一时钟信号作为所述分数分频装置的输出。
17.所述控制单元能够向所述反相器发送使能控制信号，以使得所述反相器处于工作状态或处于不工作的高阻抗状态，并且所述控制单元能够向所述开关单元发送开关控制信号，以使得所述开关单元导通或断开。
18.本技术的又一个方面提供了一种射频收发机，其包括根据本技术的一些实施例的分数分频装置，所述分数分频装置采用根据本技术的另一些实施例的用于在分数分频装置中配置相位延迟的方法。
19.本技术采用上述技术方案，具有如下优点：（1） 本技术的实施例能够最小化时序不精确性并抑制输出抖动和输出毛刺;（2）本技术的实施例能够有效地扩展分数分频装置的工作频率范围。
20.上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述
frequency divider-by-1.25 with tdc-based all-digital spur calibration in 45-nm cmos”）提出一种相位旋转分数分频装置，其需要一个延时单元来产生信号选择窗口。以图1说明现有技术中的一种4相除以1.25的分数分频装置。如图1所示，该分数分频装置包括约翰逊计数器、多路复用器、延时模块、延时校准模块和缓冲器模块。该分数分频装置可以接收四个分别具有不同相位的时钟信号p0、p1、p2和p3，并且输出经过改变时钟周期的时钟信号fout。在该示例中，信号fout的时钟周期为时钟信号p0、p1、p2和p3的时钟周期t的1.25倍，即1.25t。
34.多路复用器的四个信号输入端用于接收时钟信号p0、p1、p2和p3。时钟信号p0、p1、p2和p3之间的相位相差四分之一个时钟周期（即t/4）。时钟信号p0、p1、p2和p3具有相同的频率和占空比。在分数分频装置内的信号处于稳定状态的情况下，多路复用器的四个信号控制端用于接收来自约翰逊计数器的四个控制信号sel《0》、sel《1》、sel《2》和sel《3》。多路复用器的信号输出端输出时钟信号clk_div，信号clk_div经过缓冲器的处理变为信号fout。信号clk_div还进入延时模块的时钟信号输入端以进行延时处理。
35.延时模块的时钟信号输出端将延时后的时钟信号clk_cnt输出至计数器的时钟信号输入端。延时模块能够形成的总延时受到延时校准模块的控制。
36.约翰逊计数器根据时钟信号clk_cnt输出控制信号sel《0》、sel《1》、sel《2》和sel《3》，并使得在某一时间段内四个控制信号中的一个处于高电平，而其余控制信号处于低电平，从而使得在该时间段内仅有信号p0、p1、p2和p3中的一者被允许通过多路复用器。例如，在信号sel《0》为高电平的情况下，允许信号p0通过多路复用器。
37.图2a示出了在4相除以1.25的分数分频装置内的各个时钟信号的时序图。如图2a所示，图中的阴影部分表示信号p0、p1、p2和p3被选择的时间窗口。信号clk_cnt的上升沿触发控制信号sel《0》、sel《1》、sel《2》和sel《3》的切换，以使得在不同时间窗口、从信号p0、p1、p2和p3中分别截取的信号段能够共同形成时钟信号clk_div。
38.由控制信号sel《0》、sel《1》、sel《2》和sel《3》产生的选择窗口，必须保证只有p0、p1、p2和p3一个完整的高电平脉冲被截取到输出信号。如果选择信号sel《0》、sel《1》、sel《2》和sel《3》和p0、p1、p2和p3的时间相位关系不符合预期，从而导致p0、p1、p2和p3不只是其中一个完整的脉冲被选出，这样输出的时钟信号clk_div2就会产生抖动和毛刺，如图2b所示。
39.图3示出了一种延时模块的示意图。延时模块包括由多个延时单元构成的第一模块以及由反相器和驱动器构成的第二模块。通过延时校准模块确定第一模块内的多个延时单元中的任意一个是否工作，从而延时校准模块可以调节延时模块的总延时。第二模块与第一模块串联。
40.图4示出了基于图3的延时模块实现的时序图的细节。在理想情况下，由图3示出的延时模块可以在信号p0的第一个下降沿之后的八分之三个周期（即3t/8）处触发信号clk_cnt的上升沿（参见信号clk_cnt中的粗箭头）。通过计数器使得信号clk_cnt的上升沿触发信号sel《0》的下降沿（参见信号sel《0》中的粗箭头）和信号sel《1》的上升沿（参见信号sel《1》中的粗箭头）。信号sel《1》的上升沿使得多路复用器选择信号p1的信号作为多路复用器的输出。以此类推，在相邻周期内，通过选择信号p0、p1、p2和p3的各一部分的信号段构成了时钟信号clk_div。每个信号段包括两个八分之三个周期的低电平段以及二分之一个周期
的高电平段。这里，信号段的长度等于时间窗口的长度。由此产生的时钟信号clk_div具有二分之一个周期的高电平和四分之三个周期的高电平，即信号clk_div的时钟周期是1.25t。
41.如图3所示，由于正在工作的延时单元的数量是可调的，因此多个延时单元的能够实现的最小延时表示为t
dmin
，并且多个延时单元的能够实现的最大延时表示为t
dmax
。第二模块所产生的延时是固定的，因此可以表示为t
dfix
。由反相器和驱动器构成的第二模块实际产生的延时可以表示为t
dfix
。参见如下等式（1）和（2），其表示了时钟信号的频率与延时的关系。
42.由等式（1）和（2）可知，分数分频装置所允许接收的时钟信号p0、p1、p2和p3的最低频率为f
div,min
，并且分数分频装置所允许接收的时钟信号p0、p1、p2和p3的最高频率为f
div,max
。
43.如图4所示，信号clk_div由在第一个时间窗口的信号p0的高电平段和两个3t/8的低电平段以及在第一个时间窗口后的第二个时间窗口的信号p1的两个3t/8的低电平段构成。信号clk_cnt的上升沿位于信号p0的时间窗口后的一个时间窗口内的上升沿的时刻与信号p1的时间窗口前的一个时间窗口内的下降沿的时刻之间的正中间的时刻。信号clk_cnt的任意一个上升沿可以位于信号p0、p1、p2和p3中的任意两者之间的一个信号的某个上升沿的时刻与另一个信号的某个下降沿的时刻之间的正中间的时刻。然而，在实际情况下，由于每个上升沿和每个下降沿并不是如图所示那样陡峭，而是稍微倾斜地在波形的高电平和低电平之间进行连接，因此信号clk_cnt的上升沿并不总是在所述正中间的时刻，而是在一个中间时间区域内。所述中间时间区域包括所述正中间的时刻以及偏离所述正中间的时刻的其他时刻。例如，所述中间时间区域可以相对于所述正中间的时刻偏离0.01t至0.1t。
44.本发明第一实施例：图5示出了本发明第一实施例的延时模块的示意图。该延时模块包括由多个延时单元构成的第三模块和由驱动器构成的第四模块。将图3与图5的延时模块相比较可知，两者的一个区别在于图3的延时模块还包括一个反相器。即：相比于现有技术，本发明的第一实施例可以通过增加合适数量的延时单元并去除反相器而克服了现有技术的缺陷，具体地：分数分频装置，包括：计数器、多路复用器以及延时模块；所述多路复用器的信号控制端与所述计数器的输出端对应连接，且所述信号控制端用于使所述多路复用器的信号输入端的时钟信号传递至所述多路复用器的信号输出端，所述信号输入端接收的时钟信号的时钟周期和占空比均相同；所述信号输出端与所述延时模块的时钟信号输入端相连，在稳定状态下，所述延时模块用于将其时钟信号输入端接收到的第一时钟信号进行延时后从其时钟信号输出端输出第二时钟信号；所述计数器的时钟信号输入端与所述延时模块的时钟信号输出端相连，所述计数
器用于根据其时钟信号输入端接收到的所述第二时钟信号进行循环计数。
45.所述分数分频装置还包括延时校准模块和缓冲器模块，所述延时校准模块用于确定所述延时模块的总延时，所述缓冲器模块用于接收第一时钟信号并将经缓冲的第一时钟信号作为所述分数分频装置的输出。
46.图6示出了基于图5的延时模块实现的时序图的细节。在理想情况下，由图3示出的延时模块可以在信号p0的第一个上升沿之后的八分之七个周期（即7t/8）处触发信号clk_cnt的上升沿（参见信号clk_cnt中的粗箭头）。通过计数器使得信号clk_cnt的上升沿触发信号sel《0》的下降沿（参见信号sel《0》中的粗箭头）和信号sel《1》的上升沿（参见信号sel《1》中的粗箭头）。信号sel《1》的上升沿使得多路复用器选择信号p1的信号作为多路复用器的输出。以此类推，在相邻周期内，通过选择信号p0、p1、p2和p3的各一部分的信号段构成了时钟信号clk_div。每个信号段包括两个八分之三个周期的低电平段以及二分之一个周期的高电平段。这里，信号段的长度等于时间窗口的长度。由此产生的时钟信号clk_div具有二分之一个周期的高电平和四分之三个周期的低电平，即信号clk_div的时钟周期是1.25t。
47.结合图5，本发明所按照所述多个信号输入端被所述多路复用器选择的顺序，相邻两个信号输入端中在后被选择的信号输入端接收到的时钟信号相对于在前被选择的信号输入端接收到的时钟信号的延时，均等于所述信号输入端接收的时钟信号的时钟周期除以所述多个信号输入端的数量所得的商。由于正在工作的延时单元的数量是可调的，因此多个延时单元的能够实现的最小延时表示为t
dmin
，并且多个延时单元的能够实现的最大延时表示为t
dmax
。第二模块所产生的延时是固定的，因此可以表示为t
dfix
。包括驱动器的第二模块实际产生的延时可以表示为t
dfix
。参见如下等式（3）和（4），其表示了时钟信号的频率与延时的关系。
48.由等式（3）和（4）可知，分数分频装置所允许接收的时钟信号p0、p1、p2和p3的最低频率为f
div,min
，并且分数分频装置所允许接收的时钟信号p0、p1、p2和p3的最高频率为f
div,max
。
49.用于在分数分频装置中配置相位延迟的方法，包括：所述延时模块输出的时钟周期与所述信号输入端接收的时钟周期之比为（1+1/n），其中，n为所述信号输入端的数量；被选择的信号输入端接收的时钟信号由依次相连的低电平段、高电平段和低电平段构成；所述任意一个上升沿位于所述第一时刻与所述第二时刻之间的中间时间区域；所述第一时刻为所述第二时钟信号的任意一个上升沿之后的所述第二时钟信号的时钟周期内被选择的信号输入端的前一次被选择的信号输入端在所述上升沿之后的波形上升沿时刻；所述第二时刻为所述第二时钟信号的第一时钟周期内第一信号输入端在第一上升沿之前的波形下降沿时刻。
50.作为示例，如图6所示，信号clk_div由在第一个时间窗口的信号p0的高电平段和两个3t/8的低电平段以及在第一个时间窗口后的第二个时间窗口的信号p1的两个3t/8的低电平段构成。信号clk_cnt的上升沿位于信号p0的时间窗口后的一个时间窗口内的上升沿的时刻与信号p1的时间窗口前的一个时间窗口内的下降沿的时刻之间的正中间的时刻。信号clk_cnt的任意一个上升沿位于信号p0、p1、p2和p3中的任意两者之间的一个信号的某个上升沿的时刻与另一个信号的某个下降沿的时刻之间的正中间的时刻。然而，在实际情况下，由于每个上升沿和每个下降沿并不是如图所示那样陡峭，而是稍微倾斜地在波形的高电平和低电平之间进行连接，因此信号clk_cnt的上升沿并不总是在所述正中间的时刻，而是在一个中间时间区域内。所述中间时间区域包括所述正中间的时刻以及偏离所述正中间的时刻的其他时刻。例如，所述中间时间区域可以相对于所述正中间的时刻偏离0.01t至0.1t。
51.因此，相比于现有技术，本发明的第一实施例可以通过增加合适数量的延时单元并去除反相器而克服了最小化时序不精确性的问题。
52.本发明第二实施例：图7示出了根据本发明第二实施例的延时模块的示意图。该延时模块包括由多个延时单元构成的第五模块、由开关单元、反相器和驱动器构成的第六模块以及控制单元（未示出）。所述控制单元以及串联在多个延时单元和驱动器之间的选择模块，所述选择模块包括彼此并联的开关单元和反相器，所述开关单元和反相器被所述控制单元控制，以使得在所述延时模块内的时钟信号仅通过所述开关单元和所述反相器中的一者。
53.所述控制单元能够向所述反相器发送使能控制信号，以使得所述反相器处于工作状态或处于不工作的高阻抗状态，并且所述控制单元能够向所述开关单元发送开关控制信号，以使得所述开关单元导通或断开。
54.同时，所述计数器的所述多个输出端在同一时刻仅在一个输出端输出高电平，所述多个输出端中的其余输出端输出低电平。
55.如图7所示的方案综合了示例和第一实施例这两种方案的配置。第五模块与第六模块串联。在第六模块中，开关单元和反相器并联，并且开关单元和反相器的组合与驱动器串联。开关单元受到来自控制单元的信号hf_en的控制，以使得开关接通或断开。反相器的一端接收来自控制单元的信号lf_en，以使得反相器处于工作状态或处于不工作（即，呈现出高阻抗）的状态。
56.因此，第六模块可以具有两种工作方式。第一种工作方式是开关单元接通并且反相器处于不工作状态，这时如图7所示的延时模块对应于根据本发明第一实施例的延时模块。第二种工作方式是开关单元断开并且反相器处于工作状态，这时如图7所示的延时模块对应于根据示例的延时模块。因此，图7所示的延时模块可以工作的频率范围如等式（5）和（6）所示：
由等式（5）、（6）和（7）可以明显看出，如图7所示的延时模块所具有的工作频率范围远超根据示例的延时模块以及根据第一实施例的延时模块。可以带入实际数据验证上述结论。参见如下表1：从表1中可以看出，假设第二模块、第四模块和第六模块实际造成的延时都为120ps，并且第一模块、第三模块和第五模块所具有的可调延时均为20ps至220ps，那么第二实施例所具有的工作频率范围完全包括的示例和第一实施例的工作频率范围。具体而言，根据示例的方案仅适合于较低的工作频率范围，根据第一实施例的方案适于较高的工作频率范围，而根据第二实施例的方案适于包含以上两者的工作频率范围。
57.因此，本发明的第二实施例可以通过选择性地实施现有技术中的方案和本发明的第一实施例来扩展工作频率范围。
58.图8a至图8d示出了基于表1的数据得出的波形仿真结果。
59.图8a示出了针对现有技术示例采用6.25ghz的工作频率的仿真结果。例如在图8a中：sel《0》, sel《1》, sel《2》和sel《3》的高电平段都不止选出了p0, p1, p2和p3的一个完整的高电平脉冲信号，即存在抖动及毛刺；图8b示出了针对第一实施例和第二实施例采用6.25ghz的工作频率的仿真结果。 例如在图8b中，sel《0》, sel《1》, sel《2》和sel《3》的高电平段都只选出了p0, p1, p2和p3的一个完整的高电平脉冲信号，即消除抖动及毛刺；图8c示出了针对现有技术示例采用1.1ghz的工作频率的仿真结果。例如在图8c中，sel《0》, sel《1》, sel《2》和sel《3》的高电平段都不止选出了p0, p1, p2和p3的一个完整的高电平脉冲信号，即存在抖动及毛刺；图8d示出了第一实施例和第二实施例采用1.1ghz的工作频率的仿真结果。 例如
在图8d中，sel《0》, sel《1》, sel《2》和sel《3》的高电平段都只选出了p0, p1, p2和p3的一个完整的高电平脉冲信号，即消除抖动及毛刺；从图8a至图8d的仿真结果，本发明实施例，sel《0》, sel《1》, sel《2》和sel《3》的高电平段都只选出了p0, p1, p2和p3的一个完整的高电平脉冲信号，从而改善了现有技术中不只是其中一个完整的脉冲被选出的情况，从而消除了抖动和毛刺。
60.综上所述：本技术采用上述技术方案，具有如下优点：（1）本技术的实施例能够最小化时序不精确性并抑制输出抖动和输出毛刺。
61.（2）本技术的实施例能够有效地扩展分数分频装置的工作频率范围。
62.上述具体实施方式，并不构成对本技术保护范围的限制。本领域技术人员应该明白的是，根据设计要求和其他因素，可以进行各种修改、组合、子组合和替代。任何在本技术的精神和原则之内所作的修改、等同替换和改进等，均应包含在本技术保护范围之内。